[发明专利]一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法

说明书

本发明属于集成电路领域，涉及一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法。本发明根据FPGA所配置电路中对辐射错误敏感的互连配置比特和逻辑功能配置比特的数量，计算FPGA所配置电路的故障概率。采用传统FPGA布局布线算法，在满足面积时序等约束条件下，以此故障概率为目标函数，寻找故障概率最小的布局布线解，如果布局布线后的FPGA配置电路故障概率大于预先要求的故障率，则以逐渐扩大的方式对局部电路模块进行三模冗余配置并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。本发明可减少FPGA中对辐射错误敏感的逻辑功能配置比特和互连配置比特数量，从而降低故障概率，与传统的三模冗余方案相比，可以较小的面积和功耗开销，实现低于预定故障率的FPGA电路。

技术领域

本发明属于集成电路领域，涉及一种用于FPGA的抗辐射容错电路设计方法，具体涉及一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法。

背景技术

现有技术公开了，随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。研究显示，辐射如果发生在SRAM(静态随机存储器)等存储单元的存储节点，可能直接导致存储单元存储错误数值，产生单粒子翻转事件；辐射如果发生在组合电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态；所述单粒子瞬态脉冲引起的错误值传导到存储器会也可能被捕捉存储，产生单粒子翻转事件。所以单粒子翻转事件会改变SRAM等存储器存储的逻辑状态，可能造成整体电路功能错误。可编程逻辑器件FPGA(现场可编程门阵列)含有大量SRAM单元存储逻辑功能和互连配置信息，因而FPGA配置信息可能受辐射影响出现错误，因此，有关抗辐射容错FPGA电路设计方法的提出被业内认为是需要的。

研究公开了抗辐射容错FPGA电路设计方法主要包含多模冗余、纠错码、抗辐射加固技术等，其中，多模冗余方法以三模冗余技术为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出；纠错码方法以汉明码为代表，通过计算编码的校验值，定位错误比特的位置，然后通过对错误比特取反来纠错，但采用三模冗余和纠错码会带来较大的面积开销；抗辐射加固技术以SRAM-tct为代表，在FPGA中基本SRAM存储单元结构的基础上增加额外晶体管和电容，增强敏感节点的抗辐射能力，但这可能会降低配置数据写入FPGA的速度。

与本发明相关的参考文献有：

[1]Baumann R.Soft Errors in Advanced Computer Systems[J],IEEETransactions on Device and Materials Reliability,2005,22(3),pp.258-266

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