[发明专利]一种基于CPLD/FPGA的时钟分频模块设计方法

说明书

技术领域

本发明涉及分频方法技术领域，更具体的说是涉及一种基于CPLD/FPGA的时钟分频模块设计方法。

背景技术

随着集成电路的发展，对时钟要求越来越高，时钟优劣直接影响整个系统性能，甚至影响系统稳定性。对于高端CPLD/FPGA芯片可通过例化PLL IP核得到期望频率的时钟，但存在硬件资源消耗较多的问题。且对于不同型号的CPLD/FPGA芯片，PLL IP核一般不能移植。因此设计通用、硬件资源消耗少、易于应用的分频器具有重要意义。

在现有的设计中，大多数直接例化PLL IP核得到期望分频时钟，这种方式硬件资源消耗较多；有的基于单片机或可编程器件与外围电路构成分频器，但这种设计无法应用于硬件电路，且电路复杂、硬件资源消耗多，不易于广泛应用。服务器等企业为减少成本，应用的CPLD/FPGA芯片资源相对较少，或者不支持相应的PLL IP核，因此无法直接应用集成的PLL IP核。CPLD/FPGA芯片通过计数输出脉冲进行时序控制，这种脉冲占空比不是50%，不能作为逻辑运算时钟，只有当时钟占空比为50%，才能充分提高系统时钟频率，进而提高系统的快速性。基于系统时钟的单一性严重限制了CPLD/FPGA在服务器等领域的应用。

CPLD/FPGA是半定制的专用集成电路，具有可编程、易于验证的特点，在工程开发前期验证领域具有广泛的应用。基于CPLD/FPGA的任意整数分频器包括两部分：偶数分频器与奇数分频器，偶数分频器易于实现50%占空比的分频时钟，但奇数分频器得到的分频时钟50%占空比较难实现。

发明内容

针对上述缺陷，本发明的目的在于提供一种基于CPLD/FPGA的时钟分频模块设计方法，用以解决CPLD/FPGA中例化PLL IP核硬件资源消耗多与奇数分频非50%占空比问题。

本发明为实现上述目的，通过以下技术方案实现：

一种基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，包括如下步骤：

步骤1：将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；

步骤2：判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关闭另一模块；

步骤3：对基准输入时钟采样并分频，得到期望的分频时钟；

步骤4：输出时钟。

进一步，采用偶数分频模块进行分频，对基准输入时钟进行模值为N的计数，并在N/2与N计数处，分别翻转分频时钟得到占空比为50%的N分频时钟。

进一步，采用奇数分频模块进行分频，分别对基准输入时钟的上升沿与下降沿采样，通过两个计数器分别对时钟上升沿与下降沿进行模值为N的计数，并在设定值与N计数处，分别翻转分频时钟得到两个非50%占空比的N分频时钟，然后将两个分频时钟进行逻辑运算得到占空比为50%的分频N时钟。

进一步，所述的奇数分频模块进行分频，对基准输入时钟上升沿与下降沿进行模值为N的计数，两个计数器对应的子分频时钟分别为初始电平为0的clk_1和 clk_2，并在（N+1）/2与N计数处分别翻转clk_1和 clk_2，最后对两个非50%占空比的 clk_1、 clk_2进行逻辑“或”运算得到占空比为50%的分频N时钟。

进一步，所述的奇数分频模块进行分频，对基准输入时钟上升沿与下降沿进行模值为N的计数，两个计数器对应的子分频时钟分别为初始电平为0的clk_1和 clk_2，并在（N+1）/2与N计数处分别翻转clk_1和 clk_2，最后对两个非50%占空比的 clk_1、 clk_2进行逻辑“或”运算得到占空比为50%的N分频时钟。

进一步，步骤4中：根据分频基数N的奇偶性选择偶数分频模块输出时钟或奇数分频模块得出的分频时钟作为时钟分频模块的输出时钟。

进一步，本方法可以通过基于CPLD/FPGA的分频器实现，输入引脚连接系统时钟引脚，输出引脚连接其它模块的时钟输入引脚。

进一步，通过Verilog代码实现基于CPLD/FPGA的时钟分频模块设计。