[发明专利]半导体器件及其制造方法

说明书

本发明属于半导体器件的制造技术领域，具体涉及一种半导体器件及其制造方法。随着半导体器件由32层向64层发展，线边缘粗糙度的问题也愈发突出，本发明在阶梯刻蚀过程中，通过严格控制光刻胶的边缘轮廓的形状，来解决台阶边缘粗糙度的问题，由于改善了阶梯的线边缘粗糙度,因而可以增加连接孔刻蚀关键尺寸的制程窗口。

技术领域

本发明属于半导体器件领域，更具体地，涉及一种减小半导体器件中所形成的边缘粗糙度的制造方法以及采用该制造方法制造得到的半导体器件。

背景技术

随着技术的发展，半导体工业不断寻求方式来生产每个存储器裸片具有更多数目的存储器单元的存储器装置，在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D-NAND；随着集成度越来越高，3D-NAND已经从32层发展到64层，甚至更高的层数。

为实现更高的集成度，关键尺寸(CD，Critical Dimension)越来越小，这样的特征例如包括半导体器件中形成的连接线、功能区域等。

为实现这种小尺寸特征，需要高分辨率的光刻工艺，但随之特征尺寸较小，线边缘粗糙度(LER，line edge roughness)的问题越发突出，所谓的LER，是指半导体器件中形成的特征的边缘或侧壁处的不规则程度，如图1a所示，在32层的3D-NAND工艺开发中，还没有很好的方法去调节。特别是，在64层的3D-NAND开发中，由于分区的存在导致LER更为明显，出现了台阶分层(sub-stair)现象，如图1b所示。

LER的出现可由相应光刻步骤中使用的光刻胶中存在LER导致，而光刻胶中存在LER可由多种因素造成，例如光刻本身的材料特性、光刻时使用的掩膜本身的LER等，此外光刻时使用的刻蚀工艺，如等离子刻蚀也会导致特征中出现LER。

特征中出现的LER最终将会影响器件的性能，例如在形成栅极时如果出现LER，则将会大大影响器件的截止状态漏电流和短短沟道效应的控制。因此，希望能够尽可能减小半导体器件中的特征的LER。

发明内容

本发明的目的至少解决上述问题或缺陷之一，该目的是通过以下技术方案实现的。

按照本发明的另一方面，提供了一种半导体器件的制造方法，所述半导体器件包括台阶状的阶梯结构，所述制造方法包括以下步骤：

光刻胶涂覆：使用光刻胶对所述半导体器件进行涂覆；

微刻：按照预定标准对光刻胶的边缘轮廓进行微刻；

刻蚀：逐级对阶梯结构中的每一级阶梯进行刻蚀直至完成阶梯结构的刻蚀。

另外，所述的预定标准是指光刻胶的边缘轮廓的形状为微凸形状。

另外，所述的微刻是通过增大光刻曝光机的曝光能量来实施的。

另外，所述的微刻是通过延长光刻曝光机的镜头曝光时间来实施的。

按照本发明的另一方面，提供了一种半导体器件的制造方法，所述半导体器件包括台阶状的阶梯结构，所述制造方法包括以下步骤：

光刻胶涂覆：使用光刻胶对所述半导体器件进行涂覆；

微刻：按照预定标准对光刻胶的边缘轮廓进行微刻；

轮廓检测：在阶梯结构中的每一级阶梯的光刻胶微刻工艺完成后，对光刻胶轮廓进行检测；

再次微刻：当阶梯的边缘轮廓未达到预定标准时，对未达到预定标准的阶梯及其下一级阶梯进行再次微刻；

重复轮廓检测步骤与再次微刻步骤，直至光刻胶的边缘轮廓达到预定标准为止；

刻蚀：当阶梯的光刻胶轮廓达到预定标准时，逐级对阶梯结构中的每一级阶梯进行刻蚀直至完成阶梯结构的刻蚀。