[发明专利]掉电延迟使能电路

说明书

本发明涉及芯片设计技术领域，公开了一种掉电延迟使能电路，包括迟滞阈值设置单元、第一RS触发器、第二RS触发器、电源上电延时电路、使能关断延时单元、电平转换单元和内部低压电源，电源上电延时电路、使能关断延时电路和电平转换电路按照两个RS触发器的触发及锁存时序实现了使能电路的端口复用、阈值迟滞以及掉电延迟三个功能的集成。本发明的掉电延迟使能电路，可精确实现对使能上电阈值、掉电阈值及迟滞电压的控制，保证芯片上电的稳定性，使能掉电延时的存在又确保了芯片断电的可靠性，端口的使能功能和外部频率同步功能的复用。

技术领域

本发明涉及芯片设计技术领域，特别是涉及一种掉电延迟使能电路。

背景技术

目前在设计电源管理类芯片时，为了保证芯片系统上电时序的准确性，大多会为其设计专门的使能电路。根据系统电路的不同设计或是应用环境的差异，电源上电与使能上电的顺序不尽相同。其中应用较广的使能上电是直接利用电源上电的分压得到的，其好处是可避免多加一个外接电源，但电源电压输入范围较宽时，分压可能不再适用；其次，许多使能电路没有迟滞功能或着迟滞不受控，这样可能造成阈值附近处的使能振荡，损坏芯片；再者，芯片功能越来越复杂，集成度越来越高，体积也越来越小，而传统的功能模块端口专用造成了不必要的资源浪费。

发明内容

本发明要解决的技术问题是针对上述现有技术的不足，提供一种掉电延迟使能电路。

为解决上述技术问题，本发明所采取的技术方案是：掉电延迟使能电路，其特征在于，包括：

迟滞阈值设置单元，用于设置迟滞阈值；

第一RS触发器，输入端与所述迟滞阈值设置单元的输出端相连；

电源上电延时单元，与所述第一RS触发器相连，用于为所述第一RS触发器提供初始状态；第二RS触发器，输入端与所述第一RS触发器的输出端相连；

使能关断延时单元，输入端与所述第一RS触发器的输出端相连，输出端与所述第二RS触发器相连，用于为所述第二RS触发器提供初始状态，以及根据所述第一RS触发器的输出结果对所述第二RS触发器进行延时处理；

电平转换单元，与所述第二RS触发器的输出端相连，用于将所述第二RS触发器的输出信号转换为预设信号；和

内部低压电源，用于为电路提供工作电压。

进一步地，所述第一RS触发器包括第一与非门和第二与非门；

所述第一与非门的第一输入端与迟滞阈值设置单元的输出端相连，所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第一RS触发器的输出端相连，且所述第一与非门的输出端还与所述第二与非门的第一输入端连接，以及所述第一与非门的输出端还与所述使能关断延时单元的输入端相连；

所述第二与非门的第二输入端与所述使能关断延时单元的输出端连接，所述第二与非门的第三输入端与电源上电延时单元的输出端连接。

进一步地，所述第二RS触发器包括第一或非门和第二或非门；

所述第一或非门的第一输入端与所述第一RS触发器的输出端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第一或非门的输出端与所述第二RS触发器的输出端相连，且所述第一或非门的输出端还与所述第二或非门的第一输入端连接；

所述第二或非门的第二输入端与所述使能关断延时单元的输出端相连。

进一步地，所述第二或非门的第三输入端与所述第一反相器的输出端相连。

进一步地，所述迟滞阈值设置单元包括依次连接的施密特触发器、第一反相器和第二反相器；所述第二反相器的输出端与所述迟滞阈值设置单元的输出端相连。