[发明专利]一种沟槽式肖特基的制造方法

说明书

本发明公开了一种沟槽式肖特基的制造方法，该方法包括如下步骤：a.在N+重掺衬底上先外延一层缓冲层；b.在所述缓冲层上依次生长n层轻掺层。本发明先外延一层掺杂浓度相对高一些的缓冲层，用于在保证器件耐压的前提下进一步的降低器件的正向导通压降，降低漂移区的电阻，再外延一层或多层掺杂浓度逐渐降低的轻掺层使各层电阻率逐渐增大，能够有效降低器件的反向漏电，实现势垒区和沟槽间的耐压优化，实现了对外延电阻率的调整，有效降低了沟槽肖特基产品的漏电和导通压降，进一步提升器件性能；衬底材料采用多层外延的方式来提升器件的性能，不需要额外的增加特殊的工艺，与现有工艺完全兼容，降低加工成本。

技术领域

本发明涉及肖特基的制造工艺，尤其涉及一种沟槽式肖特基的制造方法。

背景技术

肖特基势垒二极管作为整流器件已经在电源应用领域使用了数十年。相对于PN结二极管而言，肖特基势垒二极管具有正向开启电压低和开关速度快的优点，这使其非常适合应用于开关电源以及高频场合。肖特基势垒二极管是利用金属与半导体接触形成的金属-半导体结原理制造的。沟槽式肖特基，采用沟槽结构产生耗尽层夹断导电通道的原理，其高频特性和电性性能明显优于平面肖特基。

众所周知，肖特基二极管芯片采用的硅材料通常为单层硅外延片，单层硅外延片由硅片衬底(N+)与外延层(N-)两部分组成。常规的沟槽式肖特基二极管结构如图1所示，为了有利于说明，图中各层厚度未按实际比例绘制，并且背面的金属层未画出，该沟槽式肖特基二极管结构包括硅衬底101、外延层102、间隔形成于所述外延层中的多个沟槽结构、位于所述沟槽内的栅氧化层103，嵌入所述栅氧化层内的导电多晶硅104，以及制作于上述结构表面的正面金属电极105。现有技术的缺点是N-外延层的电阻率决定了器件的漏电和导通压降，外延层的电阻率确定后想再进一步降低漏电和导通压降很困难。

发明内容

为解决上述技术问题，本发明提供一种沟槽式肖特基的制造方法。

本发明提供了一种沟槽式肖特基的制造方法，包括如下步骤：

a.在N+重掺衬底上先外延一层缓冲层；b.在所述缓冲层上依次生长n层轻掺层。

以上技术方案，优选的，所述n层轻掺层至少为一层轻掺层，至多为四层轻掺层。

以上技术方案，优选的，所述n层轻掺层由下至上采用逐步降低掺杂浓度的方式使每层的电阻率逐渐变大。

以上技术方案，优选的，所述缓冲层的电阻率为0.1～20Ω.cm，厚度为1～20um。

以上技术方案，优选的，所述轻掺层每层的电阻率分别为0.3～30Ω.cm，厚度分别为1～20um。

以上技术方案，优选的，所述步骤a、b均在温度为800～1150℃的条件下进行。

以上技术方案，优选的，通过化学气相沉积工艺外延缓冲层和生长轻掺层。

本发明具有的优点和积极效果是：本发明先外延一层掺杂浓度相对高一些的缓冲层，用于在保证器件耐压的前提下进一步的降低器件的正向导通压降，降低漂移区的电阻，再外延一层或多层掺杂浓度逐渐降低的轻掺层使各层电阻率逐渐增大，能够有效降低器件的反向漏电，实现势垒区和沟槽间的耐压优化，实现了对外延电阻率的调整，有效降低了沟槽肖特基产品的漏电和导通压降，进一步提升器件性能；衬底材料采用多层外延的方式来提升器件的性能，不需要额外的增加特殊的工艺，与现有工艺完全兼容，降低加工成本。

附图说明

图1表示现有技术中的一种沟槽式肖特基二极管结构的结构示意图

图2表示本发明实施例一制得的沟槽式肖特基的结构示意图

图3表示本发明实施例二制得的沟槽式肖特基的结构示意图