[发明专利]数据写入方法及内存系统

说明书

本发明实施例提供一种数据写入方法及内存系统，该方法适用于至少包括内存控制器与内存设备的内存系统，该方法包括：内存控制器接收高速缓存发送的变化信息，变化信息为高速缓存将最后一级缓存LLC的第一待写入高速缓存条Cache Line划分为至少一个数据块后，生成的指示各数据块上的数据是否发生变化的信息，内存控制器根据变化信息，对于数据发生变化的各变化数据块，向内存设备发送对应的列地址和数据，使内存设备对各变化数据块进行数据写入；对于数据未发生变化的数据块，不进行写入，从而实现对有效数据的快速写入，降低内存系统的能耗、提高内存系统的性能的目的。

技术领域

本发明实施例涉及计算机技术，尤其涉及一种数据写入方法及内存系统。

背景技术

当前的内存系统基本包括内存控制器(Memory Controller，MC)、内存设备等，MC与内存设备之间通过双倍数据频率(Double Data Rate，DDR)协议进行数据交互，MC采用突发(Burst)写的方式将数据写入内存设备，一次突发写的数据块大小为内存数据总线宽度，而高速缓存(Cache)与内存系统之间的数据交互以高速缓存条(Cache Line)为单位，一次读写的数据大小为Cache的最后一级Cache(Last Level Cache，LLC)的一个Cache Line的大小。因此，MC需要多次连续的突发写才能将一个Cache Line的数据写入内存设备中，其中，连续突发写的次数称之为突发长度(Burst Length，BL)。

DDR3协议中，BL一般等于8，以一次突发写的数据块大小为粒度，将一个CacheLine划分多个数据块。例如，若LLC的一个Cache Line的大小为64Byte，内存数据总线宽度为64bit，则在数据总线上出现突发写的数据时，MC需要在连续的4个时钟周期上，突发写8次才能将LLC的一个Cache Line的数据写入内存设备。然而，实际上，LLC的一个Cache Line数据写入内存设备时，很多数据块并没有改变，写入过程中，会存在某些次的突发写并向内存设备中写入无效数据的情况，导致有效数据的写入速度缓慢，且大量无效数据的写入使得内存系统能耗增大，从而降低了内存系统的性能。

DDR3协议支持的BC4技术中，MC向内存设备写数据时，连续的2个时钟周期共突发写4次，之后的2个时钟周期没有突发写数据，从而将一个Cache Line的前一半数据或者后一半数据写入内存设备。该过程中，前两个时钟周期内，不区分数据块上的数据是否改变的写入方式，也存在某些次的突发写并向内存设备中写入无效数据的情况，导致有效数据的写入速度缓慢，且大量无效数据的写入使得内存系统能耗增大，从而降低了内存系统的性能。

发明内容

本发明实施例提供一种数据写入方法及内存系统，通过区分Cache Line中的数据块上的数据是否发生变化，仅对发生变化的数据块进行写入，从而实现有对有效数据的快速写入，降低内存系统的能耗、提高内存系统的性能的目的。

第一个方面，本发明实施例提供一种数据写入方法，适用于至少包括内存控制器与内存设备的内存系统，包括：

所述内存控制器接收高速缓存发送的变化信息，所述变化信息为所述高速缓存将最后一级缓存LLC的第一待写入高速缓存条Cache Line划分为至少一个数据块后，生成的指示各所述数据块上的数据是否发生变化的信息；

所述内存控制器根据所述变化信息，对于所述变化信息指示的未发生数据变化的各非变化数据块，不向所述内存设备发送各所述非变化数据块对应的列地址和各所述非变化数据块对应的数据；对于所述变化信息指示的发生数据变化的各变化数据块，向所述内存设备发送各所述变化数据块对应的列地址和各所述变化数据块对应的数据；

所述内存设备根据各所述变化数据块对应的列地址和各所述变化数据块对应的数据，对各所述变化数据块进行突发长度的数据写入，所述突发长度与所述至少一个数据块的数据块数量相等。