[发明专利]数字低压差稳压器

权利要求书

1.一种数字低压差稳压器，其特征在于：

包括功率调整晶体管、第一采样电阻、第二采样电阻以及脉宽调制产生电路；

所述功率调整晶体管的源极连接至电源电压以作为所述数字低压差稳压器的输入端；

所述功率调整晶体管的漏极通过形成串联的所述第一采样电阻和所述第二采样电阻接地，且所述功率调整晶体管的漏极作为所述数字低压差稳压器的输出端；

所述功率调整晶体管的栅极接收所述脉宽调制产生电路生产的控制信号以实现所述功率传输晶体管的导通和关断；

所述脉宽调制产生电路连接至基准电压实现其电压输入；

所述脉宽调制产生电路连接至所述第一采样电阻和所述第二采样电阻之间，用以接收所述第一采样电阻和所述第二采样电阻反馈的采样信号；

其中，所述脉宽调制产生电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电容及第二电容；

所述第一晶体管的栅极通过连接至所述采样信号实现输入，所述第一晶体管的源极连接至接地，所述第一晶体管的漏极连接至所述第三晶体管的漏极；

所述第二晶体管的栅极通过连接至所述基准电压实现输入，所述第二晶体管的源极连接至接地，所述第二晶体管的漏极连接至所述第四晶体管的漏极；

所述第三晶体管的栅极连接所述第四晶体管的栅极，所述第三晶体管的源极用于连接至电源电压，所述第三晶体管的漏极通过所述第一电容连接至接地，其中，所述第二晶体管的漏极经逻辑缓冲器后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑与门后连接至所述第三晶体管的栅极；

所述第四晶体管的源极用于连接至电源电压，所述第四晶体管的漏极通过所述第二电容连接至接地；

所述第五晶体管的源极用于连接至电源电压，所述第五晶体管的漏极连接至所述功率调整晶体管的栅极用于输出所述控制信号，所述第二晶体管的漏极依次经逻辑缓冲器和逻辑非门后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑或门后连接至所述第五晶体管的栅极；

所述第六晶体管的源极用于连接至接地，所述第六晶体管的漏极连接至所述第五晶体管的漏极，所述第二晶体管的漏极依次经逻辑缓冲器和逻辑非门后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑与门后连接至所述第六晶体管的栅极。

2.根据权利要求1所述的数字低压差稳压器，其特征在于：所述第一晶体管、所述第二晶体管和所述第六晶体管均为NMOS晶体管；所述第三晶体管、所述第四晶体管和所述第五晶体管均为PMOS晶体管。

3.根据权利要求1所述的数字低压差稳压器，其特征在于：所述逻辑缓冲器为两个逻辑反向器串联构成。

4.根据权利要求1所述的数字低压差稳压器，其特征在于：所述数字低压差稳压器还包括负载及补偿电容，所述功率传输晶体管的漏极通过所述负载及补偿电容接地。

5.根据权利要求1所述的数字低压差稳压器，其特征在于：所述功率调整晶体管为PMOS晶体管。

6.根据权利要求1所述的数字低压差稳压器，其特征在于：所述控制信号为脉宽调制信号。