[发明专利]全数字锁相回路ADPLL电路

说明书

本发明实施例涉及一种全数字锁相回路ADPLL电路，其包括：时间/数字转换器TDC，其经配置以产生指示第一信号与参考信号之间的相位差的信号；及倍频器，其电耦合到所述TDC。所述倍频器经配置以接收第一电压信号且产生第二电压信号。将所述第二电压信号提供到所述TDC的电压输入。所述TDC经配置以产生供所述倍频器调整所述第二电压信号的一或多个控制信号。

技术领域

本揭露涉及数字电路设计，且尤其涉及全数字锁相回路电路设计。

背景技术

已提出全数字锁相回路(ADPLL)电路来用于射频(RF)及其它电路中。快速频率获取对于锁相回路操作是至关重要的。时间/数字转换器(TDC)经配置以提供ADPLL的调谐。当前ADPLL电路利用传感器，所述传感器经配置以在ADPLL的操作期间检测程序、电压及温度(统称为“PVT”)的变化以校准TDC。此基于PVT的校准必须针对各特定使用情况来设计且增大基于CMOS的电路中的ADPLL电路设计的成本及复杂性。

使用基于PVT的校准的当前方法需要长延迟单元阶段且无法修复频率合成器应用中的TDC分辨率/带内噪音。此外，当前基于PVT的校准无法补偿PVT变化(例如程序变化)而替代性地必须针对各电路个别调谐。

发明内容

根据本揭露的一些实施例，一种电路包含：时间/数字转换器(TDC)，其经配置以产生指示第一信号与参考信号之间的相位差的信号；及倍频器，其电耦合到所述TDC，其中所述倍频器经配置以接收第一电压信号且产生第二电压信号，其中将所述第二电压信号提供到所述TDC的电压输入，且其中所述TDC产生经配置以产生调整所述第二电压信号的一或多个控制信号。

根据本揭露的一些实施例，一种全数字锁相回路(ADPLL)包含：相位检测器；滤波器，其电耦合到所述相位检测器；数字控制振荡器，其电耦合到所述滤波器，其中所述数字控制振荡器经配置以产生经相位校正时钟信号；时间/数字转换器(TDC)，其经配置以接收所述经相位校正时钟信号，其中所述TDC电耦合到所述相位检测器以将相位校正信号提供到所述相位检测器；及倍频器，其电耦合到所述TDC，其中所述倍频器经配置以接收第一电压信号且产生第二电压信号，且其中将所述第二电压信号提供到所述TDC的电压输入。

根据本揭露的一些实施例，一种校准时间/数字转换器(TDC)的方法包含：在倍频器电路的输入处接收第一电压；在所述倍频器电路的输出处产生第二电压，其中所述第二电压大于所述第一电压，且其中所述倍频器电路的所述输出耦合到所述TDC的输入；产生TDC调谐字(TTW)，其中将所述TTW提供到所述倍频器电路；及基于所述TTW调整所述第二电压。

附图说明

当结合随附图式阅读时自下列实施方式最佳理解本揭露的方面。应注意，根据行业中的标准实践，各种装置不必按比例绘制。实际上，为论述的清楚起见，各种装置的尺寸可任意增大或减小。

图1绘示根据一些实施例的具有经配置以提供时间/数字转换器(TDC)的校准的倍频器的全数字锁相回路(ADPLL)。

图2绘示根据一些实施例的图1的ADPLL的倍频器及TDC。

图3绘示根据一些实施例的图2的倍频器的控制块的逻辑图。

图4A绘示根据一些实施例的经配置以从图3的控制块接收控制信号的子集的倍频器电路。

图4B绘示根据一些实施例的经配置以从图3的控制块接收相位输出的多个倍频器电路。

图5绘示根据一些实施例的经配置以在图3的控制块中提供TDC调谐字解码的多个逻辑门。

图6A至6C为绘示根据一些实施例的图1的倍频器及TDC的性能的图表。

图7为绘示根据一些实施例的图2的TDC的性能特性的图表。