[发明专利]半导体装置的制造方法及半导体装置有效
| 申请号： | 201710660942.6 | 申请日： | 2017-08-04 |
| 公开（公告）号： | CN108630596B | 公开（公告）日： | 2022-01-11 |
| 发明（设计）人： | 志摩真也;高野英治;久米一平;野田有辉 | 申请（专利权）人： | 东芝存储器株式会社 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 杨林勋 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 半导体 装置 制造 方法 | ||
1.一种半导体装置的制造方法，其特征在于包括：
将第1半导体衬底与第2半导体衬底积层，该第1半导体衬底具有包含半导体元件的第1面及位于该第1面的相反侧的第2面，该第2半导体衬底具有包含半导体元件的第3面及位于该第3面的相反侧的第4面；
从所述第1半导体衬底之所述第2面起进行蚀刻，而形成从该第2面到达至所述第1面的第1接触孔，并且在所述第1半导体衬底的所述第2面中的第1区域形成第1槽；
形成被覆所述第1槽的第1掩模材料；
将所述第1掩模材料用作掩模，在所述第1接触孔内形成第1金属电极；及
在去除所述第1掩模材料之后，将所述第1半导体衬底的所述第1区域切断。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述第1及第2半导体衬底是将所述第1半导体衬底的所述第1面与所述第2半导体衬底的所述第3面贴合而积层，
在去除所述第1掩模材料之后，还包括：
从所述第2半导体衬底的所述第4面起进行蚀刻，而形成从所述第2半导体衬底的所述第4面到达至所述第3面的第2接触孔，并且在所述第2半导体衬底的所述第4面中的第2区域形成第2槽；
形成被覆所述第2槽的第2掩模材料；及
将所述第2掩模材料用作掩模而在所述第2接触孔内形成第2金属电极；且
在去除所述第2掩模材料之后，将所述第1及第2半导体衬底的所述第1及第2区域切断。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于：
在将所述第1及第2半导体衬底积层之前，还包括：
从所述第2半导体衬底的所述第4面起进行蚀刻，而形成从该第4面到达至所述第3面之第2接触孔，并且在所述第2半导体衬底的所述第4面中的第2区域形成第2槽；
形成被覆所述第2槽的第1掩模材料；
将所述第1掩模材料用作掩模，在所述第1接触孔内形成第1金属电极；及
在去除所述第1掩模材料之后，将所述第1半导体衬底的所述第1面连接于所述第2半导体衬底的所述第4面上而将所述第1及第2半导体衬底积层。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述第1接触孔是从所述第1半导体衬底的所述第2面起进行蚀刻而从该第1半导体衬底的所述第2面到达至所述第2半导体衬底之所述第3面，且所述第1槽形成于所述第1半导体衬底的所述第2面中的所述第1区域。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
