[发明专利]半导体元件及其制作方法

说明书

本发公开一种半导体元件及其制作方法。制作半导体元件的方法为，首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一图案化掩模于第二区域，之后再进行一处理制作工艺扩大第一鳍状结构，由此使第一鳍状结构的上表面不同于第二鳍状结构的上表面。

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种扩大鳍状结构顶部的方法。

背景技术

近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin fieldeffect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininduced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。

一般而言，半导体制作工艺在进入10纳米世代后鳍状结构的临界尺寸(criticaldimension,CD)对整个元件的效能扮演了一重要脚色。以现今制备鳍状场效晶体管的制作流程而言，设于核心区(core region)的鳍状结构与输入/输出区(input/output region)的鳍状结构最终均具有约略相同的临界尺寸。然而，由于核心区的元件通常需较大的临界尺寸来提升通道区的容量而输入/输出区则反而需要较小的临界尺寸来改善短通道效应(short channel effect,SCE)，现行设计明显无法同时满足上述两个区域的需求。因此如何在现今场效晶体管的架构下改良此问题即为现今一重要课题。

发明内容

本发明一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一图案化掩模于第二区域，之后再进行一处理制作工艺扩大第一鳍状结构，由此使第一鳍状结构的上表面不同于第二鳍状结构的上表面。

本发明又一实施例公开一种半导体元件，其主要包含一基底具有一第一区域以及一第二区域、一第一鳍状结构设于第一区域以及一第二鳍状结构设于第二区域，其中第一鳍状结构的下表面等于第二鳍状结构的下表面且第一鳍状结构的上表面不同于第二鳍状结构的上表面。

附图说明

图1至图6为本发明一实施例制作一半导体元件的方法示意图。

主要元件符号说明

12 基底 14 第一区域

16 第二区域 18 第一鳍状结构

20 第二鳍状结构 22 浅沟隔离

24 上半部 26 下半部

28 第一栅极结构 30 第二栅极结构

32 介质层 34 栅极材料层

36 间隙壁 38 源极/漏极区域