[发明专利]一种双胞胎存储型的多值物理不可克隆函数电路

权利要求书

1.一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；所述的驱动器包括32个结构相同的驱动电路，所述的驱动电路具有使能端、输入端和输出端；所述的PUF阵列由512个PUF电路按照32行x16列的方式排布形成，所述的PUF电路具有控制端、地址选择端、第一输出端和第二输出端；位于第j行的16个所述的PUF电路的地址选择端连接且其连接端为所述的PUF阵列的第j行地址选择端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的第一输出端连接且其连接端为所述的PUF阵列的第k列的第一输出端，位于第k列的32个所述的PUF电路的第二输出端连接且其连接端为所述的PUF阵列的第k列的第二输出端，k＝1，2，3，…，16；所述的译码器具有时钟端、使能端、第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一驱动输出端、第二驱动输出端和32个数据输出端；所述的时序控制电路具有第一输入端、第二输入端、第一输出端、第二输出端和第三输出端；所述的数据加载电路具有第一输入端、第二输入端，电源端和输出端，所述的接口电路具有输入端、第一输出端和第二输出端；所述的预充电电路具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端；

所述的时序控制电路的第一输入端和所述的译码器的第一驱动输出端连接，所述的时序控制电路的第二输入端和所述的译码器的第二驱动输出端连接，所述的时序控制电路的第一输出端和所述的预充电电路的第一输入端连接，所述的时序控制电路的第二输出端和所述的预充电电路的第二输入端连接，所述的时序控制电路的第三输出端、所述的预充电电路的第三输入端和512个所述的PUF电路的控制端连接，所述的译码器的使能端与32个所述的驱动电路的使能端连接，所述的译码器的第j个数据输出端与第j个所述的驱动电路的输入端连接，第j个所述的驱动电路的输出端与所述的PUF阵列的第j行地址选择端连接，所述的预充电电路的第一输出端和所述的PUF阵列的第1列～第16列的第一输出端连接，所述的预充电电路的第二输出端和所述的PUF阵列的第1列～第16列的第二输出端连接，所述的PUF阵列的第k列的第一输出端和第k个所述的数据加载电路的第一输入端连接，所述的PUF阵列的第k列的第二输出端和第k个所述的数据加载电路的第二输入端连接，第k个所述的数据加载电路的输出端和第k个所述的接口电路的输入端连接。

2.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的驱动电路包括第一二输入与非门、第一反相器和第二反相器，所述的第一二输入与非门具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端为所述的驱动电路的输入端，所述的第一二输入与非门的第二输入端为所述的驱动电路的使能端，所述的第一二输入与非门的输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的驱动电路的输出端。