[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。该半导体元件包含：一半导体基底，其上具有一栅极沟槽，该栅极沟槽包含一上沟槽及一下沟槽，其中该上沟槽较该下沟槽宽；一栅极，嵌入于该栅极沟槽中，其中该栅极包含一栅极上部及一栅极下部；一第一栅极介电层，设于该栅极上部与该上沟槽的侧壁之间，其中该第一栅极介电层具有一第一厚度；及一第二栅极介电层，设于该栅极下部与该下沟槽的侧壁之间，其中该第二栅极介电层具有一第二厚度，且该第二厚度小于该第一厚度。

技术领域

本发明涉及半导体制作工艺技术领域，特别是涉及一种半导体元件及其制作方法。

背景技术

埋入式字符线(buried wordline)结构常应用于在动态随机存取存储器(DRAM)中，用以减少短通道效应(short channel effect)对高密度存储器阵列区(memory array)造成的影响。对于埋入式字符线结构而言，关键在于栅极介电层的品质提升及厚度的控制。

栅极介电层的品质提升及厚度控制与元件的电性表现及控制息息相关，特别是在栅极引发漏极漏电流(GIDL)及临界电压(Vt)控制问题的改善方面，该技术领域目前仍需要一有效的解决方案。

发明内容

本发明的主要目的在于提供一种改良的半导体元件及其制作方法，可以解决现有技术的不足。

根据本发明一实施例，提供一种半导体元件，包含：一半导体基底，其上具有一栅极沟槽，该栅极沟槽包含一上沟槽及一下沟槽，其中该上沟槽较该下沟槽宽；一栅极，嵌入于该栅极沟槽中，其中该栅极包含一栅极上部及一栅极下部；一第一栅极介电层，设于该栅极上部与该上沟槽的侧壁之间，其中该第一栅极介电层具有一第一厚度；及一第二栅极介电层，设于该栅极下部与该下沟槽的侧壁之间，其中该第二栅极介电层具有一第二厚度，且该第二厚度小于该第一厚度。

根据本发明另一实施例，提供一种制作半导体元件的方法。首先提供一半导体基底，再于该半导体基底中形成一上沟槽，再于该上沟槽的内壁面上沉积一第一栅极介电层，其中该第一栅极介电层具有一第一厚度，接着各向异性蚀刻该第一栅极介电层及该半导体基底，自动对准形成一下沟槽，其中该上沟槽及该下沟槽构成一栅极沟槽，再从该下沟槽的内壁面上以热成长方式，形成一第二栅极介电层，其中该第二栅极介电层具有一第二厚度，且该第二厚度小于该第一厚度。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1为本发明一实施例所绘示的一种半导体元件的剖面示意图；

图2至图5为本发明另一实施例所绘示的一种制作半导体元件的方法的示意图。

主要元件符号说明

1 半导体元件

10 半导体基底

10a 上表面

101 P型区域

102 N型区域

200 栅极沟槽

210 上沟槽

220 下沟槽

230 过渡沟槽结构

300 栅极

300a 顶面

301 钨金属层

302 氮化钛衬层

310 栅极上部

320 栅极下部

400 凹陷区域