[发明专利]FPGA器件并行模式配置的装置及方法

说明书

技术领域

本公开涉及集成电路测试领域，尤其涉及一种基于自动测试设备(Automatic Test Equipment，简称ATE)测试平台实现FPGA器件并行模式配置的装置及方法。

背景技术

现场FPGA(Field Programmable Gate Array，FPGA)，它是可编程阵列逻辑(Programmable Array Logic，PAL)、通用阵列逻辑(Generic Array Logic，GAL)、复杂FPGA(Complex Programmable Logic Device，CPLD)等可编程器件的基础上进一步发展的产物。它是作物专用集成电路(ASIC)领域中一种半定制电路而出现，即解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，广泛应用在航天、通信、计算机硬件系统、程序控制、消费类电子产品、汽车、医疗等领域.

FPGA器件采用了逻辑单元阵列LCA(Logic Cell Array)的新概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分，该器件可以通过编程把通用集成电路快速配置成用户需要的专用数字电路。

近年来，为了适应当前电子产品的设计需要，FPGA器件的规模已经越来越大，复杂，最新的FPGA器件内部的等效门数已经达到了百万门、几百万门以上，并且内部包括高速I/O，嵌入式微处理器和RAM，高速时钟处理等模块，器件测试面对的挑战也越来越大，传统的并行模式配置的装置是将FPGA芯片置于特制的开发板上，将配置位流码文件下载到芯片中，通过信号发生器产生相应的输入信号激励施加到器件的输入引脚，再通过示波器或逻辑分析仪等仪器观察器件输出引脚信号变化是否符合预期，人工判断位流码文件正确性，这种方法效率低，只能粗略的观察有限个输出引脚的信号变化情况，测试精度难以保证，只能用于实验室研究和验证，不能进行批量测试。

公开内容

(一)要解决的技术问题

本公开提供了一种基于ATE测试平台实现FPGA器件并行模式配置的装置及方法，以至少部分解决以上所提出的技术问题。

(二)技术方案

根据本公开的一个方面，提供了一种FPGA器件并行模式配置的装置，包括：配置PROM，其输入连接到ATE输出，输出连接到被测FPGA的并行IO接口，用于存储FPGA器件预定待测功能电路的配码文件，接收ATE控制信号并将配置数据发送给被测FPGA；ATE，其输入连接到被测FPGA功能电路引脚，输出连接到配置PROM及被测FPGA输入端，用于控制PROM对FPGA进行并行配置，为配置PROM电路及被测FPGA器件提供配置所需的CCLK时钟信号，所述ATE通过被测FPGA反馈的完成标志DONE信号判断配置完成后，根据被测FPGA功能电路引脚输出信号对配置完成后的功能电路进行测试及结果判定。

在本公开一些实施例中，所述ATE监测配置完成标志DONE信号的变化：当ATE监测到DONE信号指示配置成功完成后，开始对被测FPGA器件的预定待测功能电路进行测试、结果对比判定及反馈对比结果，从而完成被测FPGA器件的某一个预定待测功能电路的测试。

在本公开一些实施例中，所述ATE根据CCLK的频率，计算配置完成所需时间长度并开始等待，在时间到达后，开始检测DONE端口的状态，当监测到DONE端口信号由“L”变为“H”，并处于“H”状态不变，表明配置完成。

在本公开一些实施例中，所述FPGA配置所需时钟信号由所述ATE提在CCLK端口提供、配置所需的数据信号由所述PROM在D0-D7端口提供。

在本公开一些实施例中，所述配置PROM可以搭载在ATE测试板上；所述配置PROM上存储的FPGA器件预定待测功能电路的配码文件是通过被测FPGA相对应的设计工具生成的，配置PROM在ATE控制下对被测FPGA器件输入D[0..7]并行8位配置数据，对被测FPGA进行配置。

在本公开一些实施例中，所述ATE还用于为配置PROM电路及被测FPGA器件提供工作所需V_cc电源信号。

根据本公开的另一个方面，提供了一下FPGA器件并行模式配置的方法，包括以下步骤：

步骤A，通过被测FPGA相对应的设计工具生成该器件预定待测功能电路的配码文件，所述配码文件为位流码格式；