[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，基底包括核心区和周边区；在基底上形成伪栅结构，包括栅氧化层以及位于栅氧化层上的伪栅电极层；在伪栅结构露出的基底上形成层间介质层，层间介质层露出伪栅结构顶部；去除核心区伪栅结构，在核心区层间介质层内形成露出基底的第一开口；在第一开口露出的基底上形成牺牲层；形成牺牲层后，去除周边区的伪栅电极层，在周边区层间介质层内形成第二开口；去除牺牲层；在第一开口底部和侧壁、第二开口侧壁以及第二开口中的栅氧化层上形成高k栅介质层。通过本发明技术方案，提高周边区栅氧化层的质量和厚度均一性，且避免去除周边区伪栅电极层的工艺对核心区基底造成损耗或损伤。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

但是，现有技术形成的半导体器件的性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括核心区和周边区；在所述基底上形成伪栅结构，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；在所述伪栅结构露出的基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成露出所述基底的第一开口；在所述第一开口露出的基底上形成牺牲层；形成所述牺牲层后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；形成所述第二开口后，去除所述牺牲层；去除所述牺牲层后，在所述第一开口底部和侧壁、所述第二开口侧壁以及所述第二开口中的栅氧化层上形成高k栅介质层。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括核心区和周边区；伪栅结构，位于所述周边区的基底上，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；层间介质层，位于所述基底上，所述层间介质层露出所述伪栅结构的顶部，且所述层间介质层内具有露出所述核心区部分基底的开口；牺牲层，位于所述开口露出的基底上。

与现有技术相比，本发明的技术方案具有以下优点：

去除核心区的伪栅结构，在所述核心区的层间介质层内形成露出基底的第一开口；在所述第一开口露出的基底上形成牺牲层；形成所述牺牲层后，去除所述周边区的伪栅电极层。一方面，由于在去除核心区的伪栅结构时，通常在周边区形成光刻胶层，因此通过保留所述周边区的伪栅电极层，所述周边区伪栅电极层能够在去除所述光刻胶层的过程中对所述周边区栅氧化层起到保护作用，避免去除所述光刻胶层的工艺对所述周边区栅氧化层造成损耗或等离子体损伤(Plasma Damage)，从而提高所述周边区栅氧化层的质量和厚度均一性，进而提高所形成半导体器件的性能，提高周边器件的可靠性(Realibility)，例如栅介质层完整性(Gate Dielectric Integrity)；另一方面，所述牺牲层能够在后续去除所述周边区伪栅电极层的过程中，对所述核心区基底起到保护作用，避免去除所述周边区伪栅电极层的工艺对所述核心区基底造成损耗或损伤，从而有利于提高核心器件的性能。