[发明专利]包含存储器区域及逻辑区域的集成电路IC

说明书

本揭露涉及一种包含存储器区域及逻辑区域的集成电路IC。所述IC包括存储器区域及逻辑区域。下金属层安置在衬底上方，且包括在所述存储器区域内的第一下金属线。上金属层覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线。存储器单元安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极。所述平坦底部电极邻接所述下金属层的第一下金属通路。通过形成所述平坦底部电极且透过所述下金属通路将所述平坦底部电极连接到所述下金属层，无需额外BEVA平坦化及/或图案化工艺。因此，减小损坏所述下金属线的风险，借此提供更可靠读取/写入操作及/或更佳性能。

技术领域

本发明的实施例涉及一种非连续互连金属层之间的嵌入式存储器装置。

背景技术

许多现代电子装置含有经配置以存储数据的电子存储器。电子存储器可为易失性存储器或非易失性存储器。非易失性存储器能够在无电力的情况下存储数据，而易失性存储器不能。归因于相对简单结构及其与互补式金属氧化物半导体(CMOS)逻辑制程的兼容性，磁阻式随机存取存储器(MRAM)及电阻式随机存取存储器(RRAM)是下一代非易失性存储器技术的有前景的候选者。随着按比例调整(即，减小)芯片上组件的大小，装置“缩小”允许工程师将更多组件及更多对应功能集成到更新一代的IC上。在最近技术节点中，这已允许非易失性存储器与逻辑设备一起集成在一集成芯片上。

发明内容

根据本发明的一实施例，一种包含存储器区域及逻辑区域的集成电路(IC)包括：衬底；下金属层，其安置在所述衬底上方，且包括在所述存储器区域内的第一下金属线及在所述逻辑区域内的第二下金属线；上金属层，其覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线及在所述逻辑区域内的第二上金属线；及存储器单元，其安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极及顶部电极，所述顶部电极与所述底部电极通过电阻切换组件而分离；其中所述存储器单元分别透过邻接所述平坦顶部电极的第一下金属通路连接到所述第一下金属线，及透过邻接所述顶部电极的第一上金属通路连接到所述第一上金属线。

根据本发明的实施例，一种包含存储器区域及逻辑区域的集成电路(IC)包括：衬底；互连结构，其安置在所述衬底上方，所述互连结构包括堆栈在彼此上方且由层间介电(ILD)材料围绕的多个金属层，所述多个金属层包含由多个金属通路连接的多个金属线；多个存储器单元，其布置在所述存储器区域内且布置在彼此非连续的所述互连结构的下金属层与上金属层之间，存储器单元包括：底部电极，其安置在所述下金属层的下金属通路及围绕所述下金属通路的下ILD层上；电阻切换组件，其安置在所述底部电极上方；及顶部电极，其安置在所述电阻切换组件上方且邻接上金属通路；其中所述底部电极、所述电阻切换组件及所述顶部电极具有彼此对准的倾斜侧壁。

根据本发明的实施例，一种用于制造集成电路的方法包括：形成跨在衬底上方的下层间介电(ILD)层内的存储器区域及逻辑区域延伸的下金属层；在所述存储器区域内的所述下金属层的下金属在线形成下金属通路且形成围绕所述下金属通路的下低介电系数层；在所述下金属通路及所述下低介电系数层上方相继形成底部电极层、电阻切换层及顶部电极层；图案化所述底部电极层、所述电阻切换层及所述顶部电极层以形成存储器单元的底部电极、电阻切换组件及顶部电极且从所述逻辑区域移除；及在所述顶部电极上形成上金属通路且形成围绕所述上金属通路的上低介电系数层。

附图说明

当结合附图阅读时，自以下详细描述最佳理解本揭露的方面。注意，根据产业中的标准实践，各种构件未按比例绘制。事实上，为论述清楚起见，可任意增大或减小各种构件的尺寸。

图1A绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些实施例的剖面图。

图1B绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些替代实施例的剖面图。

图2绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些替代实施例的剖面图。