[发明专利]一种用于错误检测与校正技术的校正电路

说明书

本发明提供一种用于错误检测与校正技术的校正电路，其中包括：脉冲放宽电路模块，脉冲放宽电路模块连接到电路的错误检测电路模块输出的第一信号，当第一信号指示电路产生时序错误时，脉冲放宽电路模块捕获第一信号并转换输出高脉宽的第二信号；时序控制电路模块，时序控制电路模块输入电路的第一时钟信号以及第二信号，通过逻辑运算产生将第一时钟信号关闭一个时钟周期的第二时钟信号，当电路完成校正后，时序控制电路模块产生复位信号并传输给脉冲放宽电路模块，用于复位脉冲放宽电路模块并关闭第二信号。本发明能够在有效校正时序错误的前提下，减少硬件开销，降低工作电压和功耗。

技术领域

本发明涉及数字集成电路时序错误校正技术领域，尤其涉及一种用于错误检测与校正技术的校正电路。

背景技术

随着集成电路尺寸按比例缩小以及低电压技术的发展，集成电路会因工艺、电压、温度以及老化等原因出现波动(Variation)，会使得当前集成电路的时序相应地发生波动。在波动的信号经过各级寄存器的逐渐累积之后，会形成集成电路的时序错误(TimingError)，错误检测与校正(Error Detection And Correction，EDAC)技术因其能够在时序错误发生时及时检测到错误并且校正所检测到的时序错误，从而在数字集成电路领域获得了广泛的应用。

校正电路是EDAC技术中的重要基本模块。用于EDAC技术中的校正电路具有特定的特点，当EDAC技术中的检测电路模块检测到集成电路发生时序错误时，会产生一个低电平脉冲信号Error，校正电路能够立即捕获该Error信号并且放宽该信号，将集成电路流水线锁定一个时钟周期，完成时序错误的校正。在完成时序错误的校正以后，校正电路能够自身产生一个复位信号，将捕获Error信号产生的高电平信号拉低。

在现有技术中，EDAC技术校正电路模块由脉冲放宽电路、动态或门传输电路和时序控制电路三部分组成。脉冲放宽电路，用于捕获检测到的Error脉冲信号，产生DynorError信号；动态或门传输电路，用于将脉冲放宽电路得到的Dynor Error信号进一步放宽，成为Razor Error信号，跨越下一个周期传输到时序控制电路；时序控制电路，用于将输入时钟关闭一个周期，从而锁定集成电路流水线，达到时序错误校正的目的。

但是，动态或门传输电路会增加额外的硬件消耗，影响Error信号传输的速度。而且，动态或门传输电路的时钟信号来自于时序控制电路的输出时钟GCLK，通过Razor Error信号将GCLK关闭一个周期之后，校正电路复位。GCLK又必须立即传输给动态或门传输电路，从而将Razor Error信号拉低。该过程有严格的时间先后顺序，但由于电路中信号通过连线和逻辑单元的延时以及信号本身高低电平转换的过渡时间，多路信号的电平值发生变化的瞬间，组合逻辑的输出并不是同时变化，往往会使得GCLK信号产生毛刺，从而使得电路产生竞争和冒险，使得时序控制电路的设计复杂度升高。

因此，亟需设计一种用于错误检测与校正技术的校正电路，解决当前EDAC技术中校正电路硬件消耗较高，且进行校正时序错误时容易使得GCLK信号产生毛刺的问题。

发明内容

本发明提供的用于错误检测与校正技术的校正电路，能够针对现有技术的不足，降低校正电路的硬件消耗，并且消除校正时序错误的过程中GCLK信号的毛刺现象。

本发明提供一种用于错误检测与校正技术的校正电路，其中包括：

脉冲放宽电路模块，所述脉冲放宽电路模块连接到电路的错误检测电路模块输出的第一信号，当所述第一信号指示电路产生时序错误时，所述脉冲放宽电路模块捕获所述第一信号并转换输出高脉宽的第二信号；

时序控制电路模块，所述时序控制电路模块输入电路的第一时钟信号以及所述第二信号，通过逻辑运算产生将所述第一时钟信号关闭一个时钟周期的第二时钟信号，当电路完成校正后，所述时序控制电路模块产生复位信号并传输给所述脉冲放宽电路模块，用于复位所述脉冲放宽电路模块并关闭所述第二信号。