[发明专利]一种导电栓塞的制备方法及具有导电栓塞的半导体器件

说明书

本发明公开了一种导电栓塞的制备方法，包括：提供一开设有孔洞的衬底，孔洞的第一开口端暴露于衬底表面；形成第一导电沉积膜在衬底表面上，第一导电沉积膜包括具有空隙的第一栓塞部，局部填充在孔洞中，空隙为细长状以使空隙的端部超出孔洞的第一开口端；扩大空隙的端部，以使空隙的端部扩大形成为暴露于第一导电沉积膜的第二开口端，第二开口端的孔径为第一开口端的孔径30％～70％，包括端点值；形成第二导电沉积膜在第一导电沉积膜上，第二导电沉积膜包括第二栓塞部，填充在具有第二开口端的空隙中；及去除在衬底表面上的第一导电沉积膜与第二导电沉积膜，以形成电性隔离的导电栓塞。此方法缩小空隙体积，或消除空隙，得到电阻低、可靠性高的导电栓塞。

技术领域

本发明属于半导体制造技术领域，具体地涉及一种导电栓塞的制备方法，及一种具有导电栓塞的半导体器件。

背景技术

在半导体芯片制造中，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，使得两层以上的多层金属互连技术方法应用更为重要。目前，两个不同金属层之间的电连接，可以通过在两个金属层之间形成栓塞结构实现，栓塞的形成质量对器件的性能影响很大，如果栓塞形成质量较差，会使得互连电阻增大，影响器件的性能。

金属钨由于其优良的台阶覆盖率(step coverage)和填充性，成为栓塞的优选材料。然而，在开设有接触孔开口的硅晶片或者硅玻璃上利用化学气相沉积法CVD沉积金属钨，随着金属钨填充接触孔开口过程的继续，由于接触孔上部的金属钨沉积速率相对较快，在整个接触孔开口完全填充之前，开口上已经提前封口，导致形成的钨栓塞中出现空隙缺陷，影响器件的可靠性。在后续为了去除多余的钨金属而进行化学机械研磨CMP或者刻蚀过程，钨栓塞中的空隙暴露，或者导致在CMP过程后，由于反应物和接触孔中的金属钨发生反应，导致金属钨从接触孔中剥离，造成钨损失。现有技术中，可以通过在CVD过程中降低温度、调节压力以及气流等参数来减少空隙的产生，但是在这样的环境下沉积生成的钨栓塞电阻过高，不利于金属层之间的导通。

因此，如何在制备金属钨的过程中减少空隙的产生是本领域技术人员急需要解决的问题。

发明内容

针对上述问题，本发明的目的是提供一种导电栓塞的制备方法，缩小空隙体积，或消除空隙，得到电阻低、可靠性高等优良特性的导电栓塞。

为实现上述目的，本发明提供一种导电栓塞的制备方法，包括：

提供一开设有孔洞的衬底，所述孔洞的第一开口端暴露于所述衬底表面；

形成第一导电沉积膜在所述衬底表面上，所述第一导电沉积膜包括具有空隙的第一栓塞部，局部填充在所述孔洞中，所述空隙为细长状以使所述空隙的端部超出所述孔洞的第一开口端；

扩大所述空隙的所述端部，以使所述空隙的所述端部扩大形成为暴露于所述第一导电沉积膜的第二开口端，所述第二开口端的孔径为所述第一开口端的孔径30％～70％，包括端点值；

形成第二导电沉积膜在所述第一导电沉积膜上，所述第二导电沉积膜包括第二栓塞部，填充在所述具有第二开口端的空隙中；及

去除在所述衬底表面上的所述第一导电沉积膜与所述第二导电沉积膜，以形成电性隔离的导电栓塞。

优选的，在上述导电栓塞的制备方法中，在扩大所述空隙的所述端部的过程中，同时剥离部分所述第一导电沉积膜。

优选的，在上述导电栓塞的制备方法中，所述第一导电沉积膜的形成厚度范围为所述孔洞孔径的20％～50％，包括端点值；所述第一导电沉积膜的剥离后残留厚度为所述第一导电沉积膜的形成厚度10％～20％，包括端点值。

优选的，在上述导电栓塞的制备方法中，在扩大所述空隙的所述端部之后，所述空隙为V形，所述空隙沿深度方向的横截面积中，所述第二开口端的横截面积最大。