[发明专利]通过插入界面原子单层改进与IV族半导体的金属接触

说明书

本公开案提供通过在金属与半导体之间的界面插入V族或III族原子单层，或插入各自由单层形成的双层，或插入多个所述双层，减少金属‑半导体(IV族)结的比接触电阻的技术。所得的低比电阻金属‑IV族半导体结应用为半导体设备中的低电阻电极，所述半导体设备包括电子设备(例如晶体管、二极管等)和光电设备(例如激光器、太阳能电池、光电探测器等)，及/或应用为场效应晶体管(FET)中的金属源区及/或金属漏区(或者所述金属源区及/或金属漏区的一部分)。III族原子单层和V族原子单层主要为有序的原子层，所述原子层形成于IV族半导体的表面并与IV族半导体的表面原子化学结合。

本申请是申请号为201280063330.4的发明专利申请的分案申请。

相关申请案

本申请案请求2011年11月23日提出申请的美国临时申请案第61/563,478号的优先权，并以引用的方式将所述申请案并入本申请案中。

技术领域

本发明涉及通过在金属与半导体之间的界面处插入V族原子单层或III族原子单层，或插入由V族原子和III族原子中每一者的一个单层形成的双层，或插入多个所述双层，来减少金属-半导体(例如，IV族半导体)结的比接触电阻的技术。

背景技术

随着晶体管的大小减小到如超薄主体(ultra-thin body,UTB)绝缘体上硅材料(silicon-on-insulator,SOI)场效应晶体管(FET)、鳍式场效晶体管(FinFET)和纳米线FET形式的纳米级尺寸，与晶体管源极和漏极相关联的不利电阻成为所述设备和使用所述晶体管制造的集成电路产品的性能的不断增加的负担。此外，当晶体管源区和漏区大小减小到约10nm以下时，理论上预测并实验上证实了掺杂物活性的降低。所谓掺杂物活性，我们指故意引入的杂质物种在半导体基体中的所需自由载流子(电子或空穴)贡献。所述纳米级掺杂物活性的降低进一步促成经掺杂的源/漏(S/D)区中纳米级金属接触处以及纳米掺杂区整体部分中的不利的高电阻。若半导体中的有效掺杂减少，则金属与半导体的接触电阻增加，所述增加主要是由于金属-半导体接触处的肖特基势垒的存在。

已知在接近金属-半导体界面的半导体的浅层区域中的高掺杂浓度可通过减小肖特基势垒的宽度而使金属-半导体接触的电阻减小。尽管减小的是势垒宽度，但从电响应角度(例如电流-电压测量)看来，肖特基势垒高度减小。描述所述因表面掺杂导致的有效势垒高度减小的一篇早期文章为J.M.Shannon所著的Control of Schottky barrierheight using highly doped surface layers(固体电子学，19卷，537-543页(1976))。同样已知高浓度的掺杂物原子可通过从金属硅化物的所谓掺杂物分离引入到接近金属接触的半导体浅层区域。A.Kikuchi和S.Sugaki在J.Appl.Phys.,53卷,No.5(1982年5月)中报告：在PtSi形成期间，植入的磷原子在靠近PtSi-Si界面处堆积，并使得对n型硅的肖特基势垒测量高度减小。肖特基二极管的测量(有效)势垒高度的减小归因于导致势垒变得更陡的硅中堆积的磷原子。换句话说，所述结果归因于Shannon在1976年所描述的效应。