[发明专利]一种抗辐照反熔丝PROM对SRAM型FPGA的加载电路

说明书

技术领域

本发明涉及SRAM型FPGA的加载领域，具体涉及一种抗辐照PROM作为配置芯片的加载电路和实现方法。

背景技术

在航天领域，空间环境中的宇宙射线或强磁层产生的高能带电粒子都会对集成电路造成干扰，比如宇宙中的单个高能粒子射入半导体灵敏区，使得器件逻辑状态可能会发生翻转：原来存储的‘0’变为‘1’，原来存储的‘1’变为‘0’，从而导致系统功能紊乱，严重时发生灾难性事故，并且随着芯片集成度的增加，发生单粒子翻转的错误的可能性也在增加。要求器件具有较高的抗辐照性能，使得在恶劣的工作条件下，仍然可以准确的保存要配置的数据，不会发生电路功能失效的情况，使得整个电路的性能稳定可靠。因此选择一款抗辐照性能高，并且可以稳定安全保存配置数据的存储芯片是非常的必要。

FPGA通过把设计生成的数据文件配置到芯片内部的SRAM完成其逻辑功能，具有可重复编程性，可灵活实现各种逻辑功能，FPGA的这种特性使其在现代电子系统设计中得到了广泛应用。目前，大多数FPGA芯片是基于SRAM工艺结构的，而SRAM中的数据掉电就会全部丢失，因此系统上电后，必须要由配置电路将正确的配置数据加载到SRAM中，此后FPGA才能够正常的运行。常见的配置芯片有EPCS芯片(EPCS4、EPCS8、EPCS16、EPCS64、EPCS128)，还有通用的串行SPIFLASH芯片如M25P40、M25P16、W25Q16等，但这些配置芯片只能适用于一般工作环境。

发明内容

基于反熔丝结构的抗辐照PROM与其他配置的芯片相比较，可以稳定可靠的保存数据，在辐射强、昼夜温差大、电磁干扰严重的外太空环境工作时具有无可比拟的优势。反熔丝是相对于熔丝而言的一种器件，是介于两个导通层之间的由绝缘层构成的半导体器件，当反熔丝两端加高的编程电压后，绝缘截止层会被击穿，使得反熔丝两端永久导通。其芯片内部包括：编程电路、读测试电路、逻辑阵列电路。反熔丝结构的抗辐照PROM由于工作性能比较稳定，可以将它用做FPGA的配置芯片。其内部的存储单元是一次可编程，不可重复编程。对于功耗和工作频率而言，此PROM存储器为异步芯片，在读取的时候不需要时钟信号，从而提高了读取速度、降低了功耗。

FPGA的配置数据通常存放在系统中的存储器件中，上电后控制器读取存储器中的bit文件并加载到FPGA中，配置方式有JTAG、从并、从串、主从4种。

PS模式(Passive Serial Configuration Mode)，即被动串行加载模式。PS模式适合于逻辑规模小，对加载速度要求不高的FPGA加载场合。在此模式下，加载所需的配置时钟信号CCLK由FPGA外部时钟源或外部控制信号提供。另外，PS加载模式需要外部微控制器的支持。

AS模式(Active Serial Configuration Mode)，即主动串行加载模式。在AS模式下，FPGA主动从外部存储设备中读取逻辑信息来为自己进行配置，此模式的配置时钟信号CCLK由FPGA内部提供。

PP模式(Passive Parallel Configuration Mode)，即被动并行加载模式。此模式适合于逻辑规模较大，对加载速度要求较高的FPGA加载场合。PP模式下，外部设备通过8bit并行数据线对FPGA进行逻辑加载，CCLK信号由外部提供。

BS模式(Boundary Scan Configuration Mode)，即边界扫描加载模式。也就是我们通常所说的JTAG加载模式。

所有的FPGA芯片都有三个或四个加载模式配置管脚，通过配置来选取不同的加载模式。

配置过程中的关键信号及其描述如下：

DONE：加载完成指示输出信号，I/O接口，高有效，实际使用中通过4.7K电阻上拉到VCC，使其默认状态为高电平，表示芯片已加载完毕，当FPGA正在加载时，会将其驱动为低电平。

INIT_B：在芯片被复位后，此管脚为输出信号，输出低电平指示FPGA正在自行复位内部寄存器。复位结束后，此管脚浮空，处于输入状态。因此需要上拉电阻，指示复位结束。内部寄存器复位结束后，此管脚若被拉低，则会推迟FPGA的程序加载过程。在程序加载过程中，此管脚又变回输入状态，对外输出低电平指示加载的程序数据存在CRC校验错误。