[发明专利]半导体静电防护结构

说明书

本发明涉及一种半导体静电防护结构，包括：衬底；第一阱，形成于所述衬底上；第二阱，形成于所述衬底上，并与所述第一阱相邻设置；所述第一阱中设有第一掺杂区，所述第二阱中设有第二掺杂区和第三掺杂区，且所述第一阱和第二阱相邻的位置设有第四掺杂区；第一掺杂区、第四掺杂区、第二掺杂区以及第三掺杂区依次排列，且第一掺杂区与第四掺杂区相互隔离，第二掺杂区与第三掺杂区相互隔离；第二掺杂区和第四掺杂区之间的区域的表面设有栅极结构；其中，第一阱和第二阱的掺杂类型不同；第一掺杂区、第三掺杂区的掺杂类型相同，且与第二掺杂区掺杂类型不同、与第四掺杂区的掺杂类型相同或不同。上述半导体静电防护结构寄生电容小，静电防护能力强。

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体静电防护结构。

背景技术

静电放电现象是引起集成电路产品失效最主要的原因之一。静电放电会发生在半导体器件或电路的各个环节，例如制造、生产、封装、测试、存放、搬运等一系列过程中。

如图1所示，芯片内部电路是通过引脚来对外提供其功能的。芯片的功能引脚中，很多都是输入输出(I/O)引脚，I/O引脚是引入静电放电的一个主要来源。当产生静电放电时，瞬时的高压会通过I/O引脚进入内部电路，将内部电路损坏。

为此，通常在内部电路与引脚之间设置一个保护电路，该保护电路正常情况下处于关断状态，不影响集成电路的整体性能；但在出现静电放电时必须在脉冲未到达内部电路之前快速开启，以迅速钳位过高的电压，进而减少ESD现象所引起的破坏。

随着半导体的工艺越来越先进，器件尺寸越做越小，但是ESD能力的需要却没有减弱，反而有时需要更高抗ESD能力。而要提高ESD能力，就需要增加ESD器件的宽度。ESD器件的宽度在增加的同时，其寄生电容也会随之变大，这在高频应用中会带来致命的问题。

因此，如何提高芯片的抗ESD能力，并尽量降低ESD保护电路所使用的面积，是集成电路设计时必须考虑的一个重要问题。

发明内容

基于此，有必要提供一种既能提高芯片抗ESD能力，同时又降低芯片面积以减少寄生电容的半导体静电防护结构。

一种半导体静电防护结构，包括：

衬底；

第一阱，形成于所述衬底上；

第二阱，形成于所述衬底上，并与所述第一阱相邻设置；

所述第一阱中设有第一掺杂区，所述第二阱中设有第二掺杂区和第三掺杂区，且所述第一阱和第二阱相邻的位置设有第四掺杂区；所述第一掺杂区、第四掺杂区、第二掺杂区以及第三掺杂区依次排列，且相邻的不同掺杂类型的掺杂区之间相互隔离，相同掺杂类型的两个掺杂区之间的区域表面设有栅极结构；

其中，所述第一阱和第二阱的掺杂类型不同；所述第一掺杂区、第三掺杂区的掺杂类型相同，且与第二掺杂区掺杂类型不同、与第四掺杂区的掺杂类型相同或不同；所述第一掺杂区单独引出、或当与第四掺杂区掺杂类型相同时与栅极结构一起引出。

在其中一个实施例中，所述第一阱为N型阱，所述第二阱为P型阱；所述第一掺杂区和第三掺杂区为P+区，所述第二掺杂区和第四掺杂区为N+区；所述第一掺杂区引出为阳极，所述栅极结构、第二掺杂区以及第三掺杂区一起引出为阴极。

在其中一个实施例中，所述第一阱为P型阱，所述第二阱为N型阱；所述第一掺杂区和第三掺杂区为N+区，所述第二掺杂区和第四掺杂区为P+区；所述第一掺杂区引出为阴极，所述栅极结构、第二掺杂区以及第三掺杂区引出为阳极。

在其中一个实施例中，所述第一阱为P型阱，所述第二阱为N型阱；所述第一掺杂区、第三掺杂区以及第四掺杂区为N+区，所述第二掺杂区为P+区；所述第一掺杂区和栅极结构引出为阴极，所述第二掺杂区以及第三掺杂区引出为阳极。