[发明专利]可编程可抹除的非挥发性存储器

说明书

本发明公开一种可编程可抹除的非挥发性存储器，包括：一第一晶体管，一第二晶体管，一抹除栅区域与一金属层。第一晶体管包括：一选择栅极，一第一掺杂区域以及一第二掺杂区域。选择栅极连接至一字符线。第一掺杂区域连接至一源极线。第二晶体管包括：该第二掺杂区域，一第三掺杂区域以及一浮动栅极。第三掺杂区域连接至一位线。抹除栅区域连接至一抹除线。该浮动栅极延伸至抹除栅区域上方，且相邻于该抹除栅区域。金属层位于该浮动栅极上方，且该金属层连接至该位线。

技术领域

本发明涉及一种非挥发性存储器，且特别是涉及一种可编程可抹除的非挥发性存储器。

背景技术

请参照图1A至图1D，其所绘示为现有可编程可抹除的非挥发性存储器。此可编程可抹除的非挥发性存储器公开于美国专利US8941167。其中，图1A为可编程可抹除的非挥发性存储器的上视图；图1B为可编程可抹除的非挥发性存储器的第一方向(a1a2方向)剖视图；图1C为可编程可抹除的非挥发性存储器的第二方向(b1b2方向)剖视图；以及，图1D为可编程可抹除的非挥发性存储器的等效电路图。

由图1A与图1B可知，现有可编程可抹除的非挥发性存储器中包括二个串接的p型晶体管制作于一N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。

第一p型晶体管是作为选择晶体管，其选择栅极34连接至一选择栅极电压(VSG)，p型掺杂区域31连接至源极线电压(VSL)。再者，p型掺杂区域32可视为第一p型晶体管的p型漏极掺杂区域与第二p型晶体管的p型掺杂区域相互连接。第二p型晶体管为浮动栅晶体管，其上方包括一浮动栅极36，且p型掺杂区域33连接至位线电压(VBL)。而N型阱区(NW)是连接至一N型阱区电压(VNW)。

由图1A与图1C可知，现有可编程可抹除的非挥发性存储器中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除栅区域(erase gate region)35所组合而成的元件。n型晶体管制作于一P型阱区(PW)。在P型阱区(PW)中包括一个n型掺杂区域38。换言之，抹除栅区域35是包括P型阱区(PW)以及n型掺杂区域38。

如图1A所示，浮动栅极36是向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至抹除线电压(erase line voltage，VEL)。而P型阱区(PW)是连接至一P型阱区电压(VPW)。再者，由图1C可知，抹除栅区域35与N型阱区(NW)之间被浅沟槽隔离(shallow trench isolation，STI)39所区隔。

现有可编程可抹除的非挥发性存储器的动作原理说明如下。

在编程动作时，提供各端点适当的偏压。当使得电子(或者称之为热载流子)经过浮动栅晶体管对应的通道区(channel area)时，电子会注入浮动栅极36并存储于浮动栅极36中以完成编程动作。

在抹除动作时，提供各端点适当的偏压后，存储在浮动栅极36的电子由浮动栅极36被移出，并经由n型掺杂区域38离开非挥发性存储器。因此，在抹除状态后，浮动栅极36内将不会有存储的电子。

在读取动作时，提供各端点适当的偏压。根据浮动栅极36上是否有存储电子，将会产生不同的读取电流(read current，IR)流向位线。亦即，在读取状动作时根据读取电流(IR)大小即可得知非挥发性存储器的存储状态。

现有可编程可抹除的非挥发性存储器具有双阱区结构(twin-well structure)，因此现有可编程可抹除的非挥发性存储器的总设计尺寸会较大。而在编程动作时，根据通道入电子注入效应(channel hot electron injection，CHE效应)，电子会注入浮动栅极36并存储于浮动栅极36中以完成编程动作。