[发明专利]半导体器件

权利要求书

1.一种半导体器件，包括：

有效命令发生电路，被配置为同步于分频时钟信号来锁存内部芯片选择信号和内部控制信号以产生锁存芯片选择信号和锁存控制信号，以及被配置为从锁存控制信号产生用于执行预定功能的有效命令；以及

训练控制电路，被配置为基于标志来从锁存芯片选择信号或锁存控制信号产生训练结果信号，

其中，如果在N倍的时钟信号周期内，锁存控制信号的逻辑电平组合固定不变，则有效命令被使能，以及

其中，N是自然数。

2.如权利要求1所述的半导体器件，其中，如果在内部时钟信号的至少两个周期内，内部控制信号在逻辑电平组合没有任何变化的情况下，同步于内部芯片选择信号而被输入至有效命令发生电路，则用于执行预定功能的有效命令被产生。

3.如权利要求1所述的半导体器件，其中，如果在内部时钟信号的至少两个周期内，内部控制信号在逻辑电平组合没有任何变化的情况下被输入至有效命令发生电路而不管内部芯片选择信号如何，则用于执行预定功能的有效命令被产生。

4.如权利要求1所述的半导体器件，

其中，分频时钟信号通过对时钟信号分频而产生，

其中，分频时钟信号的周期是时钟信号的周期的N倍，以及

其中，N是自然数。

5.如权利要求1所述的半导体器件，

其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号，

其中，第一分频时钟信号和第三分频时钟信号同步于时钟信号的上升沿而产生，

其中，第二分频时钟信号和第四分频时钟信号同步于时钟信号的下降沿而产生，

其中，第一分频时钟信号的相位领先于第二分频时钟信号的相位，

其中，第二分频时钟信号的相位领先于第三分频时钟信号的相位，以及

其中，第三分频时钟信号的相位领先于第四分频时钟信号的相位。

6.如权利要求1所述的半导体器件，

其中，分频时钟信号包括同步于时钟信号的上升沿而产生的第一分频时钟信号和第三分频时钟信号，以及

其中，有效命令发生电路包括输入锁存电路，所述输入锁存电路被配置为同步于第一分频时钟信号来锁存内部芯片选择信号以产生第一锁存芯片选择信号，以及被配置为同步于第三分频时钟信号来锁存内部芯片选择信号以产生第二锁存芯片选择信号。

7.如权利要求1所述的半导体器件，

其中，分频时钟信号包括同步于时钟信号的上升沿而产生的第一分频时钟信号和第三分频时钟信号，以及

其中，锁存芯片选择信号包括同步于第一分频时钟信号而锁存的第一锁存芯片选择信号，以及包括同步于第三分频时钟信号而锁存的第二锁存芯片选择信号，以及

其中，有效命令发生电路包括输入锁存电路，所述输入锁存电路被配置为基于第一分频时钟信号和第一锁存芯片选择信号来锁存内部控制信号以产生第一锁存控制信号，以及被配置为基于第三分频时钟信号和第二锁存芯片选择信号来锁存内部控制信号以产生第二锁存控制信号。

8.如权利要求1所述的半导体器件，

其中，分频时钟信号包括同步于时钟信号的下降沿而产生的第二分频时钟信号和第四分频时钟信号，

其中，锁存控制信号包括第一锁存控制信号和第二锁存控制信号，以及

其中，有效命令发生电路包括比较/输出电路，所述比较/输出电路被配置为同步于第二分频时钟信号或第四分频时钟信号来将第一锁存控制信号的逻辑电平组合与第二锁存控制信号的逻辑电平组合进行比较以产生第一有效命令或第二有效命令。

9.如权利要求8所述的半导体器件，其中，比较/输出电路包括：

第一比较器，被配置为产生如果同步于第二分频时钟信号输入的第一锁存控制信号和第二锁存控制信号具有相同的逻辑电平组合而被使能的第一比较脉冲；以及

第一锁存/输出电路，被配置为基于第一比较脉冲来输出第一内部命令作为第一有效命令。