[发明专利]升压电路

说明书

本发明提供升压电路。提供能够提高被施加升压电压的电路的耐性试验效率的升压电路。分压电路构成为能够根据测试信号而变更分压比，限幅电路构成为箝位在比通常工作时的升压电压高的电压。当在测试模式下将分压电路控制成升压电压高于通常工作时的升压电压时，利用限幅电路对升压电压进行箝位，因此，升压部连续工作。

技术领域

本发明涉及升压电路，更具体来说，涉及升压部进行间歇工作的升压电路且是进行被施加升压电压的电路的测试时的电路。

背景技术

在可电性地删除/写入/读出数据的EEPROM等非易失性存储器中，在进行删除/写入动作时，需要对所选择的存储单元施加电源电压以上的高电压。因此，非易失性存储器内置升压电路来产生期望的高电压。

图2是示出现有的用于非易失性存储器的升压电路20的电路图。现有的升压电路20具有PMOS晶体管21、分压电路22、比较电路23、振荡电路24和升压部25。升压部25根据振荡电路24输出的脉冲信号对电源电压VCC进行升压后输出升压电压VPP。分压电路22对升压电压VPP进行分压后输出分压电压VFB。比较电路23比较基准电压VREF和分压电压VFB，输出比较结果的信号。如果分压电压VFB高于基准电压VREF，则比较电路23输出低电平，振荡电路24断开，升压部25停止。此外，如果分压电压VFB低于基准电压VREF，则比较电路23输出高电平，振荡电路24接通，升压部25进行工作。

通过反复进行以上的动作，升压电路20对输出端子输出期望的升压电压VPP(例如，参照专利文献1)。

另外，PMOS晶体管21以如下方式发挥功能：在启动时，当升压电压VPP较低时，PMOS晶体管21截止，使分压电压VFB成为接地电压VSS、即使升压部25进行工作。此外，根据使能端子的信号EN控制振荡电路24和升压部25的工作。

专利文献1：日本特开2010-124590号公报

然而，在对上述那样的被施加现有的升压电路20的升压电压的存储器元件等的电路部分的初始不良进行检查时，升压部25进行间歇工作，因此，存在耐性试验的效率差的课题。即，存在这样的课题：由于实施耐性试验的时间变长，因此，制造成本增加。

发明内容

本发明是鉴于上述课题而提出的，其目的在于提供一种能够提高被施加升压电压的电路的耐性试验效率的升压电路。

本发明的升压电路对输入电压进行升压而输出升压电压，其特征在于，所述升压电路具有：振荡电路，其根据输入的信号而进行间歇工作；升压部，其接收所述振荡电路的脉冲信号而对所述输入电压进行升压；分压电路，其对所述升压电压进行分压，输出分压电压；比较电路，其比较所述分压电压和基准电压，输出比较结果作为所述信号；限幅电路，其对所述升压电压进行箝位；以及测试端子，其输入测试信号，所述分压电路能够根据所述测试信号变更分压比，当所述测试信号表示测试模式时，所述比较电路输出的所述信号使所述升压部连续工作。

发明效果

根据本发明的升压电路，构成为能够改变分压电路的分压比，并且在输出端子设有限幅电路，因此，在测试模式时，能够使升压部连续工作，从而能够提高被施加升压电压的电路的耐性试验的效率。

附图说明

图1是示出本发明的实施方式的升压电路的电路图。

图2是示出现有的升压电路的电路图。

标号说明

12：分压电路；13：比较电路；14：振荡电路；15：升压部；16：限幅电路。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

图1是示出本发明的实施方式的升压电路10的电路图。