[发明专利]一种基于FPGA的IPSec数据流高速处理系统及方法有效
| 申请号： | 201710477943.7 | 申请日： | 2017-06-09 |
| 公开（公告）号： | CN107172072B | 公开（公告）日： | 2020-11-06 |
| 发明（设计）人： | 袁海军;吴恒奎 | 申请（专利权）人： | 中国电子科技集团公司第四十一研究所 |
| 主分类号： | H04L29/06 | 分类号： | H04L29/06;H04L9/14 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 266555 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga ipsec 数据流 高速 处理 系统 方法 | ||
1.一种基于FPGA的IPSec数据流高速处理系统，其特征在于，包括：密钥协商模块和FPGA；
密钥协商模块在主控CPU中以软件方式完成，FPGA部分包括：输入处理模块、输出处理模块、SADB模块、SPDB模块及加/解密、认证处理模块；
输入处理模块，从输入数据中提取特征数据，利用所述特征数据对SPDB以及SADB进行搜索，得到输入数据的处理参数；
SADB模块，存储与IPSec数据流处理的参数信息；
SPDB模块，存储对IP数据报提供保护的类型以及具体的保护措施；
加/解密、认证处理模块，包括：ESP加/解密处理模块和认证处理模块；
ESP加/解密处理模块，根据SADB的搜索结果调用相应的加/解密算法对输入数据进行计算，得到加/解密后的数据；
认证处理模块，包括ESP认证处理模块和AH认证处理模块，根据SADB的搜索结果调用相应的认证算法对输入数据进行计算，得到认证结果，并且采用反馈设计，每一级的BUF状态信息反馈到前级的ESP加/解密处理模块或认证处理模块，利用所述BUF状态信息进行处理的启动控制，控制粒度为一个处理数据块，以防止BUF的溢出；
输出处理模块，对经过AH以及ESP处理的数据进行组合，送给输出。
2.如权利要求1所述的一种基于FPGA的IPSec数据流高速处理系统，其特征在于，所述ESP加/解密处理模块由多个算法模块组成，包括DES、3DES、AES，算法模块采用流水线技术实现。
3.如权利要求1所述的一种基于FPGA的IPSec数据流高速处理系统，其特征在于，所述认证处理模块由多个算法模块组成，包括HMAC-MD5、HMAC-SHA1，算法模块采用流水线技术实现。
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