[发明专利]集成肖特基结的功率器件结构及其制造方法

权利要求书

1.一种集成肖特基结的功率器件结构，其特征在于，所述功率器件结构包括：

N型外延层，所述N型外延层中形成有相互贯通的第一沟槽、第二沟槽及第三沟槽；

氧化层，形成于所述第一沟槽、第二沟槽及第三沟槽表面，所述第一沟槽底部的氧化层被去除，且所述第一沟槽底部的N型外延层中形成有P型掺杂区；

金属硅化物，形成于所述第一沟槽底部，以形成肖特基结，所述第二沟槽中填充有与所述肖特基结相连的肖特基金属层，所述第二沟槽中的肖特基金属层作为肖特基结的引出端；

绝缘材料，填充于所述第一沟槽及第三沟槽内，所述第一沟槽及第三沟槽内的部分绝缘材料被去除分别形成多个互连的第四沟槽及第五沟槽，所述金属硅化物上保留有部分的绝缘材料；

栅介质层，形成于所述第四沟槽及第五沟槽的侧壁；

互连的多晶硅，填充于所述第四沟槽及第五沟槽内，所述第四沟槽的多晶硅表面形成有绝缘层，所述第五沟槽的多晶硅作为栅极引出端；

P型体区，形成于所述外延层表层；

N型源区，形成于所述P型体区中；

源极金属层以及栅极金属层，所述栅极金属与所述栅极引出端接触，所述源极金属层与所述N型源区及肖特基结的引出端接触。

2.根据权利要求1所述的集成肖特基结的功率器件结构，其特征在于：所述氧化层的厚度为50nm～1000nm。

3.根据权利要求1所述的集成肖特基结的功率器件结构，其特征在于：所述N型外延层的掺杂浓度为1E15～1E16/cm³，所述P型掺杂区的掺杂浓度为1E14～1E15/cm³，所述P型体区的掺杂浓度为1E14～1E16/cm³，所述N型源区的掺杂浓度为1E17～1E19/cm³。

4.根据权利要求1所述的集成肖特基结的功率器件结构，其特征在于：所述金属硅化物的金属材料包括Pt、Ni、Ti、Cr、W、Mo及Co中的一种。

5.根据权利要求1所述的集成肖特基结的功率器件结构，其特征在于：所述金属硅化物上保留的绝缘材料的厚度范围为300～500nm。

6.根据权利要求1所述的集成肖特基结的功率器件结构，其特征在于：所述源极金属层以及栅极金属层分别包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。

7.一种集成肖特基结的功率器件结构的制造方法，其特征在于，包括：

1)于N型外延层上形成相互贯通的第一沟槽、第二沟槽及第三沟槽；

2)于所述第一沟槽、第二沟槽及第三沟槽表面形成氧化层；

3)去除所述第一沟槽底部的氧化层，并对露出的N型外延层进行P型离子注入形成P型掺杂区；

4)于所述第一沟槽底部及第二沟槽中形成互连的肖特基金属层，并退火以于所述第一沟槽底部形成金属硅化物，以形成肖特基结，所述第二沟槽中的肖特基金属层作为肖特基结的引出端；

5)于所述第一沟槽及第三沟槽内填充绝缘材料；

6)刻蚀去除所述第一沟槽及第三沟槽内的部分绝缘材料分别形成多个互连的第四沟槽及第五沟槽，所述金属硅化物上保留有部分的绝缘材料；

7)于所述第四沟槽及第五沟槽的侧壁形成栅介质层，并于所述第四沟槽及第五沟槽内填充互连的多晶硅，于所述第四沟槽的多晶硅表面形成绝缘层，所述第五沟槽的多晶硅作为栅极引出端；

8)于所述外延层表层形成P型体区，并于所述P型体区中形成N型源区；

9)制作源极金属层以及栅极金属层，所述栅极金属与所述栅极引出端接触，所述源极金属层与所述N型源区及肖特基结的引出端接触。

8.根据权利要求7所述的集成肖特基结的功率器件结构的制造方法，其特征在于：步骤2)中，采用热氧化方法于所述第一沟槽、第二沟槽及第三沟槽表面形成氧化层，所述氧化层的厚度为50nm～1000nm。