[发明专利]宽捕捉范围的鉴频器、锁相环

说明书

宽捕捉范围的鉴频器、锁相环，属于光通讯领域，本发明为解决传统的鉴频器捕捉范围仍十分有限的问题。本发明包括D触发器DFF1、全差分运算放大器A0、电流源I1、NPN晶体管Q1、Q2、电阻R1、R2、电容C1；电压比较器COMP1、COMP2、锁存器L1、与门AND1、AND2；鉴频器控制电荷泵在VCO输出的可变时钟与数据频率相差较远时，能够驱动电荷泵持续工作，使时钟频率逐步逼近数据速率，并能在两者频率接近的时候使鉴频器控制的电荷泵停止工作，完成鉴频器与鉴相器的工作切换。

技术领域

本发明属于光通讯领域，涉及一种具有较宽捕捉范围的鉴频器。

背景技术

在光纤通信集成电路中，由于信号在传递过程中会引入抖动和噪声，需要时钟数据恢复电路来对数据进行时钟提取，并用提取到的时钟对数据进行提纯进而消除抖动。时钟数据恢复电路包含锁相环结构，而锁相环结构包括鉴频器(FD)、鉴相器(PD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)，参见图1所示。鉴相器(PD)提供相位的捕捉功能，但是由于鉴相器(PD)的捕捉范围一般较小，需要由鉴频器(FD)先进行频率捕捉，使得时钟频率与数据速率相近时再交由鉴相器(PD)进一步相位捕捉，控制VCO振荡频率即时钟频率最终达到与数据速率相同且相位具有确定的关系。高性能的锁相环对鉴频器(FD)的捕捉范围提出了较高的要求。

图2给出了传统鉴频器的电路结构。CLK_I是压控振荡器(VCO)产生的时钟信号，经过相位调整后，CLK_Q是与CLK_I相位相差90°的正交时钟信号，D_IN为数据信号。为获取时钟与数据之间的相位关系，需要用数据信号来对时钟信号进行采样。下面结合图3的时序图说明传统鉴频器的工作原理。

①当CLK_I频率(VOC输出频率)快于D_IN频率(数据频率)，即CLK_I相位超前于D_IN，称为快时钟，参见图3(a)。在D触发器FF1中D_IN上升沿始终采样CLK_I的高电平，因此FF1的输出端X_A一直输出高电平。在D触发器FF2中D_IN上升沿开始一段时间采样CLK_Q的低电平，FF2的输出端X_B输出低电平；经过一段时间，D_IN上升沿改为采样CLK_Q的高电平，因此X_B的输出由低电平变为高电平。在D触发器FF3中X_B上升沿采样X_A的高电平，因此FF3的输出端V_OUT输出高电平控制电荷泵(CP)充电，使得VCO输出频率下降，逐渐和数据频率一致。

②当CLK_I频率(VOC输出频率)慢于D_IN频率(数据频率)，即CLK_I相位滞后于D_IN，称为慢时钟，参见图3(b)。在D触发器FF1中D_IN上升沿始终采样CLK_I的低电平，因此X_A一直输出低电平。在D触发器FF2中D_IN上升沿开始一段时间采样CLK_Q的低电平，X_B输出低电平；经过一段时间，D_IN上升沿改为采样CLK_Q的高电平，因此X_B的输出由低电平变为高电平。在D触发器FF3中X_B上升沿始终采样X_A的低电平，因此V_OUT输出低电平控制电荷泵(CP)放电，使得VCO输出频率上升，逐渐和数据频率一致。