[发明专利]输入输出设备的访问方法及装置

说明书

本发明提供的输入输出设备的访问方法及装置，通过接收并根据处理器核心发出的IO访问操作的目标地址，按照预设的多种判定逻辑中确定IO访问操作命中的判定逻辑，根据命中的判定逻辑所对应的寄存器组的预设属性位确定IO访问操作的类型。当确定IO访问操作为可加速写操作时，将IO访问操作写入缓冲列表，并向处理器核心反馈IO访问操作的写成功信号；当确定IO访问操作为可加速读操作时，向IO设备发送包括目标地址的第一读取请求以及目标地址的后续地址的第二读取请求，并接收IO设备返回的第一数据和第二数据；将第一数据发送至处理器核心，将第二数据存入数据缓冲区，从而提高了IO设备的读操作和写操作的速度，进而提高了访问效率。

技术领域

本发明涉及一种计算机技术，尤其涉及一种输入输出设备的访问方法及装置。

背景技术

现有的微机架构中，处理器核心与处理器核心以外的功能器件(如显卡、鼠标等)的通信交互是通过输入输出(Input Output，简称IO)总线完成的，在其IO总线上传输的指令被称为IO访问操作。

一般来说，由于处理器核心所发出的IO访问操作(如读操作和写操作)是直接针对输入输出设备(如输入输出设备中寄存器或存储空间)所发出的，而接收到该IO访问操作的输入输出设备需要严格按照IO访问操作中的配置操作顺序执行，以保证输入输出设备的正常运转。例如，当处理器核心向某一输入输出设备发送IO写操作时，处理器核心会将该IO写操作存入缓存里预先建立的一待提交列表中，只有该输入输出设备完成相应的写操作并向处理器核心进行反馈之后，处理器核心才能将待提交列表中的相应IO写操作标记为提交完成执行。又例如，当处理器核心向某一输入输出设备发送IO读操作时，输入输出设备将根据IO读操作中的目标地址读取相应存储区域内的数据并将数据反馈给处理器核心。

也就是说，现有的利用IO总线对输入输出设备进行操作的处理方式虽然能够确保IO访问操作的正确性和顺序性，但是在访问的交互过程中需要消耗大量的处理器核心时钟周期，其效率很低。

发明内容

针对上述涉及的现有的输入输出设备的访问过程中，需要消耗大量的处理器核心时钟周期，访问效率的问题，本发明提供了一种输入输出设备的访问方法及装置。

一方面，本发明提供了一种输入输出设备的访问方法，包括：

接收处理器核心发出的IO访问操作；

根据所述IO访问操作的目标地址，在预设的多种判定逻辑中确定IO访问操作命中的判定逻辑；

根据所述命中的判定逻辑所对应的寄存器组的预设属性位确定IO访问操作的类型；

当确定所述IO访问操作为可加速写操作时，将所述IO访问操作写入缓冲列表，并向所述处理器核心反馈IO访问操作的写成功信号；

当确定所述IO访问操作为可加速读操作时，向IO设备发送包括所述目标地址的第一读取请求以及包括所述目标地址的后续地址的第二读取请求，并接收所述IO设备根据所述第一读取请求返回的第一数据和所述IO设备根据所述第二读取请求返回的第二数据；将所述第一数据发送至处理器核心，将所述第二数据存入数据缓冲区。进一步地，当确定所述IO访问操作为可加速读操作时,在所述向IO设备发送包括所述目标地址的第一读取请求之前，还包括：

确定所述数据缓冲区内是否存有与所述目标地址相应的第一数据；

相应的，所述向IO设备发送包括所述目标地址的第一读取请求以及包括所述目标地址的后续地址的第二读取请求，并接收所述IO设备根据所述第一读取请求返回的第一数据和所述IO设备根据所述第二读取请求返回的第二数据；将所述第一数据发送至处理器核心，将所述第二数据存入数据缓冲区，包括：