[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括第一区，所述第一区基底上具有第一伪栅结构；在所述第一伪栅结构两侧的基底内形成第一源漏掺杂区；在所述基底和第一源漏掺杂区上形成介质层，所述介质层的顶部表面暴露出第一伪栅结构的顶部表面；去除第一伪栅结构，在介质层内形成第一伪栅开口，所述第一伪栅开口底部暴露出基底的表面；在所述第一伪栅开口内的基底上形成第一改善层；在所述第一改善层上形成第一栅介质层。所述方法提高了半导体结构的性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的发展，特征尺寸(CD，Critical Dimension)不断减小，栅介质层厚度的精确控制变得比过去更加重要。

现有技术中，核心器件(Core Device)和外围器件(IO Device)常要生产在同一晶圆上。而核心器件的栅介质层的厚度和外围器件的栅介质层的厚度并不相同。例如：外围器件的栅介质层的厚度为30埃，而核心器件的栅介质层的厚度为8埃。

然而，现有技术中，外围器件和核心器件的栅介质层的性能较差。

发明内容

本发明解决的技术问题是提供一种半导体结构的形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区，所述第一区基底上具有第一伪栅结构；在所述第一伪栅结构两侧的基底内形成第一源漏掺杂区；在所述基底和第一源漏掺杂区上形成介质层，所述介质层的顶部表面暴露出第一伪栅结构的顶部表面；去除第一伪栅结构，在所述介质层内形成第一伪栅开口，所述第一伪栅开口底部暴露出基底的顶部表面；在所述第一伪栅开口内的基底上形成第一改善层；在所述第一改善层上形成第一栅介质层。

可选的，所述第一源漏掺杂区的形成步骤包括：在所述第一伪栅结构两侧的基底内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；对所述第一外延层进行N型离子或者P型离子的掺杂；所述第一外延层的形成工艺包括：第一外延生长工艺，所述第一外延生长工艺的参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。

可选的，所述第一改善层的材料包括：硅；所述第一改善层的形成工艺包括：第二外延生长工艺，所述第二外延生长工艺的参数包括：反应物包括硅源气体，硅源气体包括二氯硅烷，所述硅源气体的流量为50标准毫升/分钟～1000标准毫升/分钟，催化气体包括氢气和氯化氢，氢气的流量为2000标准毫升/分钟～20000标准毫升/分钟，氯化氢的流量为30标准毫升/分钟～150标准毫升/分钟，压强为10托～600托，温度为650摄氏度～850摄氏度，时间为3分钟～150分钟。

可选的，所述基底还包括第二区，所述第二区基底上具有第二伪栅结构，所述第二伪栅结构两侧的基底内具有第二源漏掺杂区，所述第二源漏掺杂区上具有介质层，所述介质层的顶部表面还暴露出第二伪栅结构的顶部表面；所述形成方法还包括：去除第二伪栅结构，在介质层内形成第二伪栅开口，所述第二伪栅开口暴露出基底的顶部表面；在所述第二伪栅开口内的基底上形成第二初始改善层。

可选的，所述第二源漏掺杂区的形成步骤包括：在所述第二伪栅结构两侧的基底内形成第二源漏开口；在所述第二源漏开口内形成第二外延层；对所述第二外延层进行N型离子或者P型离子的掺杂；所述第二外延层的形成工艺包括：第三外延生长工艺，所述第三外延生长工艺的参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。

可选的，第一伪栅开口的尺寸小于第二伪栅开口的尺寸。