[发明专利]布局优化方法及装置、终端及存储介质

说明书

本发明实施例提供了一种布局优化方法及装置、终端及存储介质，通过对现有的设计网表进行分析，获取关键路径，通过对关键路径上的实例进行复制后，插入特定位置，可以降低关键路径上实例之间的松弛值，改善设计网表的布局效果，在一定程度上实现了对现有设计网表进行优化，增强了用户的使用体验。

技术领域

本发明涉及FPGA(Field-Programmable Gate Array，现场可编程门阵列)领域，尤其涉及一种布局优化方法及装置、终端及存储介质。

背景技术

FPGA芯片由于具有强大功能性和灵活性等优点，在电子市场拥有巨大的使用潜力，除了对芯片硬件架构有着严格的功能要求，对于与之配套使用的电子设计自动化软件有着更高的性能要求。但是，由于国内对可编程化芯片的研发起步较晚，导致目前相关前沿技术和产品均被国外所垄断，因而在该领域的发展处于被动状态，不利于国内自主研发电子市场的发展。

可编程芯片的配套软件是基于EDA(Electronic Design Automation，电子设计自动化)技术所支撑的，可称之为EDA软件。EDA软件主要对用户使用硬件描述语言得到的应用设计进行分析，紧接着进一步逻辑综合，然后进行布局布线，最后成功生成位流下载到芯片上，实现用户功能。

其中布局布线是EDA软件最重要的处理部分，它决定了用户的设计在芯片上所使用的逻辑单元数和走线方式，还有设计时序的满足。这也是衡量EDA软件性能的主要质量指标。布局布线主要是通过工艺要求和用户时序要求、约束要求等，先将用户设计所用到的逻辑单元进行合理放置，继而将决定逻辑单元之间的连线如何走线，布局布线尽可能地要满足用户对设计的功能要求和时序要求。

发明内容

本发明实施例提供了一种布局优化方法及装置、终端及存储介质，以在一定程度上实现对现有设计网表进行优化。

一方面，提供了一种布局优化方法，包括：

对待优化设计网表进行分析，获取关键路径；

对关键路径上的实例进行遍历，确定待复制实例；

根据预设算法计算待复制实例的插入位置；

将待复制实例复制后插入到对应的插入位置，生成优化设计网表。

进一步的，对待优化设计网表进行分析，获取关键路径包括：

计算待优化设计网表中各路径的走线延迟；

根据待优化设计网表的延迟值确定最差松弛值；

对最差松弛值进行修正，确定筛选阈值；

将走线延迟大于筛选阈值的路径，作为关键路径。

进一步的，根据预设算法计算待复制实例的插入位置包括：

根据待复制实例所驱动的终点实例，确定边界盒子；

对边界盒子进行划分，确定子盒子；

将终点实例所在子盒子中的预设位置作为待复制实例的插入位置。

进一步的，将待复制实例复制后插入到对应的插入位置，生成优化设计网表包括：

对待复制实例进行复制，生成复制实例；

将复制实例插入到对应的插入位置；

获取待复制实例的驱动实例；

连接驱动实例、复制实例及终点实例。

进一步的，还包括：

对待优化设计网表进行整体的时序分析，输出优化前的时序分析结果；

对优化设计网表进行整体的时序分析，输出优化后的时序分析结果；