[发明专利]基于CPLD的开关量采集装置

权利要求书

1.一种基于CPLD的开关量采集装置，包括多个开关量输入端、多个光电耦合器、与光电耦合器对应的多个总线驱动器、CPLD、CPU、RS232收发器、RS485收发器；其特征为：

非门、电压变换器、CPLD、CPU、RS485收发器、RS232收发器均焊装在一块PCB板上；

每四路开关量的开断信号连接一非门的输入，两只非门的输出连接一电压变换器的输入端；

每一光电耦合器从与其对应连接的开关量输入端中获取开关量的开断信号，将开断信号转换成5v电平信号，经RC滤波、下拉电阻获得电压信号，非门将信号取反输入至电压变换器，电压变换器将其变为0与+3.3V之间数字电平信号后送入CPLD中；

所述CPLD接收各个电压变换器上送的数字电平信号，对每路数字信号进行解码和滤波，将各数字电平信号转换成二进制开关量数据信息，然后将所述开关量数据信息保存到CPLD的寄存器中；

所述CPU通过并行总线把开关量数据信息从CPLD中读入到CPU中；

所述CPU通过所集成的串口UART0以CMOS电平输出开关量数据信息，然后再通过与串口UART0连接的RS232收发器将CMOS电平转换成RS232电平信号，将开关量数据信息传输给主机，主机将收到的二进制数据信息解码生成开关量数据信息；

所述CPU通过所集成的串口UART1以CMOS电平输出开关量数据信息，然后再通过与串口UART1连接的RS485收发器将CMOS电平转换成RS485差分信号，将开关量数据信息传输给主机；

电压变换器处理过的开关量信号数据以“并行数据”传输方式与CPLD芯片相连，通过CPLD芯片解码滤波后，再以“并行数据”传输方式与CPU相连，经CPU编码后，通过RS232收发器和RS485收发器以“串行数据”方式发送出去；

所述CPU与CPLD之间的并行总线包括数据总线DB[15:0]、地址总线AD[25:23]、nRD读使能信号线、nCS0片选信号线；

CPLD作为存储器被访问，当CPU采集开关量信号时，CPU通过程序指令，发出片选nCS0和地址信号A25-A23及读使能nRD信号，将CPLD存储器地址信息输出到AD[25:23]上，并使nCS0变低电平，等待信号建立并稳定后，发出读信号将nRD拉低，然后CPLD读取地址总线对应的开入端口数据，并将端口数据输出到数据总线DB[15:0]上，CPU读取开关量数据后，再将nRD拉高，读取结束后，将nCS0置高，AD[25:23]置为高阻，一次读信号结束。