[发明专利]一种复位延时鉴频鉴相器和一种锁相环频率合成器

说明书

本发明公开了一种复位延时鉴频鉴相器和一种锁相环频率合成器。该复位延时鉴频鉴相器的复位路径中增加有一个基于传输门结构的延时单元，该延时单元，包括逻辑控制单元和多个串联的延时切换单元；每个延时切换单元包括并联的第一支路和第二支路，第一支路包括由多个反相器级联形成的多级反相器和与多级反相器串联的传输门，第二支路包括传输门；逻辑控制单元，用于连接各延时切换单元的第一支路的传输门和第二支路中的传输门，用于提供控制信号，控制每个延时切换单元的第一支路和第二支路中的一个支路导通。本发明的延时单元可实现多种不同的复位延时，能消除鉴相死区，减小鉴相盲区，提高工作速度，广泛适应于电压、温度、工作频率等参数的变化。

技术领域

本发明涉及集成电路设计技术领域，特别涉及一种复位延时鉴频鉴相器和一种锁相环频率合成器。

背景技术

电荷泵锁相环(CPPLL)因其易集成、低功耗、低抖动、大频率捕获范围和小静态相位误差等特点而广泛应用于通信、雷达、导航、侦测等设备中，其性能直接决定系统各项指标的好坏。如图1所示，典型CPPLL频率合成器由鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和可编程分频器(DIV)组成。

鉴频鉴相器是电荷泵锁相环的核心部件之一，完成输入参考信号REF与反馈信号FB(即VCO经DIV分频后的信号)频率和相位的检测。图1中所示PFD是一种典型的三态数字鉴频鉴相器结构，因其电路简单，而被广泛应用。该PFD由两个D触发器和一个与非门组成。假设初始状态时，REF和FB都为低电平，当REF上升沿先到来时，第一D触发器被REF信号触发，第一D触发器的输出UP变为高电平。当FB上升沿到来时，第二D触发器被FB信号触发，第二D触发器的输出DN变为高电平。此时UP和DN均为高电平，在与非门作用下，产生复位信号，将两个D触发器复位，使UP和DN均变为低电平。由此分析得出，该鉴频鉴相器存在三种工作状态，即UP和DN分别为00、01和10，而11为禁止态，出现后即刻将D触发器复位而进入00状态，状态转换关系见图2。

当输入信号REF与反馈信号FB的相位差较小时，D触发器的输出UP或DN的脉冲宽度非常窄。由于结点电容的存在，会使得这个窄脉冲升不到足够高的电平，从而无法正常开启电荷泵的开关，即当鉴频鉴相器的输入相位差小于某个特定值时，电荷泵CP没有充放电电流存在，电荷泵锁相环无法将FB信号相位与REF信号相位同步，VCO输出相位存在抖动，导致相位噪声和杂散特性恶化。该相位差为的区域被称为鉴频鉴相器的鉴相死区。

为消除死区，需在鉴频鉴相器PFD的复位支路上增加延时单元，保证在输入相位差即使为零的情况下，UP和DN依然存在一定脉宽的脉冲，但考虑到工艺、电压、温度和参考频率的变化，难以准确给出该延时的长短，过短的延时无法有效消除死区，但过长的延时又会限制PFD的工作速度，因此需使复位延时足够长，同时要尽可能短。

发明内容

鉴于现有技术鉴频鉴相器存在死区的问题，提出了本发明的一种复位延时鉴频鉴相器和一种锁相环频率合成器，以便克服上述问题或者至少部分地解决上述问题。

为了实现上述目的，本发明采用了如下技术方案：

依据本发明的一个方面，提供了一种复位延时鉴频鉴相器，包括第一D触发器、第二D触发器、与非门和延时单元；所述第一D触发器和第二D触发器的时钟信号端分别连接参考输入信号和反馈输入信号，信号输出端分别连接所述与非门的两个输入端，复位端分别连接所述延时单元的输出端；所述与非门的输出端与所述延时单元的输入端连接，

所述延时单元，包括逻辑控制单元和多个串联的延时切换单元；

每个所述延时切换单元包括并联的第一支路和第二支路，所述第一支路包括由多个反相器级联形成的多级反相器和与所述多级反相器串联的传输门，所述第二支路包括传输门；