[发明专利]基于阻变存储器三维交叉阵列的卷积、池化和激活电路

说明书

本发明公开了一种基于阻变存储器三维交叉阵列的卷积、池化和激活电路，包括：卷积级，其包括阻变存储器三维交叉阵列；层池化级，其包括N个层池化级输入端、层求和电路和层池化级输出端，N个层池化级输入端连接至同一水平层中的N个层卷积和输出端，层求和电路对N个层卷积和进行求和并将求和结果作为池化结果输出至层池化级输出端；层激活级，其包括层激活级输入端、层比较电路和层激活级输出端，层激活级输入端连接至层池化级输出端，层比较电路对池化结果和参考电平进行比较，在池化结果大于参考电平时通过层激活级输出端输出池化结果，否则输出0电平。能够降低功耗、减小电路的平面占位面积。

技术领域

本发明涉及半导体技术和神经网络领域，更具体地，涉及一种基于阻变存储器三维交叉阵列的卷积、池化和激活电路。

背景技术

由于阻变存储器(RRAM)能够在外加电压改变时使相关器件的阻值发生变化(比如在低阻和高阻之间转换)，且具有速度快、存储密度高、易于集成、功耗低等优点，近年来受到了广泛的关注。卷积神经网络则是目前在诸如图像分类、识别等图像处理领域、位置探测领域被广泛应用的功能强大的一种神经网络。

因此，如果利用阻变存储器阵列来构成神经网络电路，则可以实现低硬件开销和低功耗。这能够为图像处理等领域今后的研究和应用奠定更好的基础。例如，本申请的申请人在申请号为CN201410021568.1的专利申请中就公开了一种基于阻变存储器阵列的神经网络电路。

然而，在现有的基于阻变存储器阵列的神经网络硬件实现方案中，主要还是利用阻变存储器二维交叉阵列来实现神经网络全连接层中的向量与矩阵的乘法运算，其它方式的硬件实现方案都还不太成熟。

而且，目前利用阻变存储器二维交叉阵列实现的卷积神经网络电路中的卷积操作的实现主要采用全串行和全并行两种方案。在全串行方案中，由于输入图片需要进行的处理量一般都比卷积核的单次处理能力大很多，所以需要的处理时间很长。而在全并行方案中，阻变存储器二维交叉阵列的开销极大，且平面占位面积极大，因而很难实际应用。

另外，目前也未出现包含卷积、池化和激活电路的高效的卷积神经网络硬件实现方案。

因此，有必要提供更好的技术方案来解决上述技术问题。

发明内容

本发明的目的是通过以下技术方案实现的。

一种基于阻变存储器三维交叉阵列的卷积、池化和激活电路，包括：

卷积级，其包括阻变存储器三维交叉阵列，阻变存储器三维交叉阵列包括沿竖直方向布置的M个阻变存储器单元二维阵列水平层，每个阻变存储器单元二维阵列水平层包括按照行列方式布置的P行乘N列个阻变存储器单元，M个阻变存储器单元二维阵列水平层中相同水平位置的阻变存储器单元共用柱状电极，其中，每个阻变存储器单元的柱状电极作为像素输入端，且M个阻变存储器单元二维阵列水平层中的每个阻变存储器单元列对应的像素集合为相同的二维输入图像中的部分区域的待卷积像素集合，每个阻变存储器单元二维阵列水平层中的各阻变存储器单元列对应相同的输入端，使用相同的卷积核，每个阻变存储器单元二维阵列水平层中的每个阻变存储器单元列的共用电极作为层卷积和输出端；

层池化级，其包括N个层池化级输入端、层求和电路和层池化级输出端，N个层池化级输入端连接至同一水平层中的N个层卷积和输出端，层求和电路对N个层卷积和进行求和并将求和结果作为池化结果输出至层池化级输出端；

层激活级，其包括层激活级输入端、层比较电路和层激活级输出端，层激活级输入端连接至层池化级输出端，层比较电路对池化结果和参考电平进行比较，在池化结果大于参考电平时通过层激活级输出端输出池化结果，否则输出0电平。

根据本发明的基于阻变存储器三维交叉阵列的卷积、池化和激活电路，当其池化结果为电流信号时，在层池化级和层激活级之间还包括电流电压转换级。