[发明专利]一种优化PCIE连接器区域信号质量的设计方法

说明书

本发明公开了一种优化PCIE连接器区域信号质量的设计方法，包括以下步骤：S1、根据走线层数要求和板厚要求设计叠层；S2、根据叠层及设计阻抗计算具体信号走线的线宽线距；S3、提取参考层补偿前pin和差分线模型；S4、根据走线情况进行参考层补偿；S5、提取参考层补偿后pin和差分线模型；S6、使用HSPICE进行仿真，比对参考层补偿前后阻抗差异，选择最优的补偿大小作为最后设计。有效改善信号因阻抗不连续带来的反射问题，提升信号质量；本发明可广泛应用于高速线连接器位置走线，是一种兼顾性较好的板上走线设计方法。

技术领域

本发明涉及PCB设计技术领域，尤其是一种优化PCIE连接器区域信号质量的设计方法。

背景技术

PCB板上走线都有各自要求的特性阻抗值(比如：单端信号50ohm、PCIEGen3信号阻抗为85ohm、SATA信号阻抗为100ohm、DDR4信号阻抗为40ohm等)。

传输路径上的阻抗不连续点阻抗是信号传输中很重要的一个参数，传输线阻抗计算公式：其中，εr为介质介电常数，H为到参考层距离，W为线宽，T为传输线铜厚，从阻抗计算公式可知：阻抗值与H成正比，也就是说传输线距离参考平面(也称回流路径)越远，其值越大。

信号反射定量分析公式：在阻抗突变界面有一部分能量会反射回来，剩余能力继续往前传播，这不仅会造成能量的无谓消耗，更严重的是会带来码间干扰，也就是说反射的那部分能量会叠加到后来的信号上，如图1所示。尤其是长距离传输后信号能量衰减严重，此时有反射叠加的话会造成误码率提升。

通过以上分析得知，如果不能保证传输线路径上的阻抗一致性，在接收端接收到的信号质量会变差，以PCIE信号为例，连接器区域是信号路径上的不连续点，此处的处理尤其重要，连接器在PCB上的表现为几排PTH孔，如图2所示，上下两排分别分布着发送信号和接收信号，为了保证入pin处阻抗连续需要挖掉其他各层铜皮，如图3中黑色空洞部分，受到pin间距的尺寸影响，穿过下层差分pin的信号势必会有一部分没有参考，如图3中方框位置，此时，阻抗不连续点就出现了。

发明内容

本发明的目的是提供一种优化PCIE连接器区域信号质量的设计方法，既满足了入pin处的阻抗一致性，又补偿了穿线位置的阻抗陡升问题，是一种兼顾两处阻抗失配的设计方法。

为实现上述目的，本发明采用下述技术方案：

一种优化PCIE连接器区域信号质量的设计方法，包括以下步骤：

S1、根据走线层数要求和板厚要求设计叠层；

S2、根据叠层及设计阻抗计算具体信号走线的线宽线距；

S3、提取参考层补偿前pin和差分线模型；

S4、根据走线情况进行参考层补偿；

S5、提取参考层补偿后pin和差分线模型；

S6、使用HSPICE进行仿真，比对参考层补偿前后阻抗差异，选择最优的补偿大小作为最后设计。

进一步地，步骤S2中，根据叠层及设计阻抗计算具体信号走线的线宽线距具体步骤为根据参考层厚度、参考层介质dk值、spec阻抗值计算对应阻抗的线宽和线距。

进一步地，步骤S3中，利用viawizard提取参考层补偿前pin的模型，利用IMLC提取参考层补偿前的差分线模型。

进一步地，步骤S5中，利用viawizard提取参考层补偿后pin的模型，利用IMLC提取参考层补偿后的差分线模型。

进一步地，步骤S6中，最优的补偿具体为参考层补偿方案使得连接器处阻抗具有连续性，也就是整路径要保持阻抗一致。

本发明的有益效果是，