[发明专利]用于数据检测和事件捕获的方法和装置

说明书

技术领域

本发明一般涉及数据通信和集成电路。

背景技术

高速数据链路用于在系统中的设备之间传送数据。针对这种高速数据链路，高速串行接口(HSSI)协议已经开发出越来越高的数据速率。

发明内容

本公开提供了一种用于监测由HSSI发射机和/或接收机发送和/或接收的数据的创新的方法和装置。该方法和装置允许用户监测数据通信，以便检测特定数据并为时间感知应用提供精确的事件信号。

一个实施例涉及数据检测和事件捕获电路。数据比较器逻辑从并行数据总线接收被监测数据字，并且产生多个模式检测信号。任何模式检测逻辑接收该多个模式检测信号，并且产生多个任何模式检测信号。序列检测逻辑接收该多个模式检测信号，并且生成多个序列检测信号。

另一实施例涉及数据检测和事件捕获的方法。从并行数据总线接收被监测数据字。将数据比较器逻辑应用到该被监测数据字以产生多个模式检测信号。将任何模式检测逻辑应用到该多个模式检测信号以产生多个任何模式检测信号，以及，将序列检测逻辑应用到该多个模式检测信号以产生多个序列检测信号。

另一实施例涉及一种集成电路，其包括接收机电路中的第一数据检测和事件捕获电路。此外，该集成电路包括发射机电路中的第二数据检测和事件捕获电路。

还公开了其它实施例和特征。

附图说明

图1描绘了根据本发明的实施例的用于数据检测和事件捕获逻辑的电路结构。

图2描绘了根据本发明的实施例的数据比较器逻辑。

图3描绘了根据本发明的实施例的任何模式检测逻辑和序列检测逻辑。

图4描绘了根据本发明的实施例的可编程逻辑器件的示例性发射机和接收机电路。

图5描绘了根据本发明的实施例的将DDEC逻辑并入图4的发射机和接收机电路中。

图6描绘了根据本发明的实施例的使用DDEC逻辑用于载波检测的接收机电路。

图7描绘了根据本发明的实施例的使用DDEC逻辑用于帧开始事件捕获的收发机电路。

图8描绘了根据本发明的实施例的使用DDEC逻辑用于有效帧头检测的接收机电路。

图9描绘了根据本发明的实施例的使用DDEC逻辑来检测接收状态转换的条件。

图10描绘了根据本发明的实施例的当字对齐器被配置为位滑动模式时DDEC逻辑电路的使用。

图11是可以包括本发明的方面的现场可编程门阵列(FPGA)的简化部分框图。

图12是可以采用本发明的技术的示例性数字系统的框图。

具体实施方式

本公开提供了一种灵活的电路结构，其允许用户逻辑来监测由高速串行接口发送/接收的数据。数据检测和事件捕获功能都通过电路结构实现。

图1描绘了根据本发明的实施例的用于数据检测和事件捕获逻辑(DDEC逻辑100)的电路结构。如图所示，DDEC逻辑100可以包括数据比较器逻辑102、任何模式检测逻辑104和序列检测逻辑106。任何模式检测逻辑104确定是否检测到多组模式的每一组中的任何模式。每组模式中的模式是可配置的。序列检测逻辑106确定是否检测到多组模式序列的每一组模式序列中的任何模式序列。每组模式序列中的模式序列和它们的顺序是可配置的。

数据比较器逻辑102经由来自数据总线的抽头接收数据信号。该被接入的数据总线例如可以在在接收机PCS(物理编码子层)电路或发射机PCS电路中。数据比较器逻辑102可以输出N+1个模式检测信号(检测到的)。如图1所示，该N+1个模式检测信号可以输出到核心逻辑和延迟匹配电路。此外，该N+1个模式检测信号可以输出到任何模式检测逻辑104和序列检测逻辑106。

任何模式检测逻辑104接收该N+1个模式检测信号。该任何模式检测逻辑将掩码逻辑和或(OR)逻辑应用于该N+1个模式检测信号，以产生N+1个任何模式检测信号。该N+1个任何模式检测信号输出到核心逻辑和延迟匹配电路。

序列检测逻辑106接收该N+1个模式检测信号。该序列检测逻辑将掩码逻辑和与(AND)逻辑应用于该N+1个模式检测信号，以产生N+1个序列检测信号。该N+1个序列检测信号输出到核心逻辑和延迟匹配电路。

图2描绘了根据本发明的实施例的数据比较器逻辑102。数据比较器逻辑102包括N+1对寄存器(对于该N+1对，n＝0,1,2，...，N-1和N)。