[发明专利]集成电路电容布局

说明书

本发明公开了一种集成电路电容布局，适用于一数字至模拟转换集成电路(DAC IC)，相较于先前技术无需配置仿制电容且具有较佳的线性度，该电容布局包含第一、第二与第三电容群，该第一电容群位于一内部布局区域内，用来决定该DAC IC之一最高有效位的值，包含复数个电容单元；该第二电容群位于该内部布局区域内，用来决定该DAC IC之一非最高有效位的值，包含至少一个电容单元；该第三电容群位于该内部布局区域外，分布于该内部布局区域的周围，且包含复数个电容单元，该第三电容群的每个电容单元耦接于未短路的一第三上电路与一第三下电路之间。

技术领域

本发明是关于集成电路的布局，尤其是关于集成电路的电容布局。

背景技术

在连续逼近式模拟至数字转换集成电路(successive approximation registeranalog-to-digital conversion integrated circuit；SAR ADC IC)中，数字至模拟转换器为核心电路之一，该数字至模拟转换器的一种已知型态为电容开关式数字至模拟转换器(CDAC)，CDAC利用不同大小的复数电容群(例如256C、128C、…、4C、2C、1C、1C)，通过对开关的控制，依序输出复数个模拟信号以逐步趋近一输入信号，SAR ADC IC再将该输入信号的取样值与CDAC所输出的该些模拟信号进行比较，以得到该输入信号的每个数字位。上述CDAC的复数电容群须匹配，方能准确地产生该些模拟信号以逐渐逼近该输入信号，从而确保该输入信号的每个数字位正确。

承上所述，于制造集成电路时(尤其是通过先进制程时)，CDAC中电容群的匹配性是相关于该复数电容群及其周围组件的布局均匀性(或说电路密度)，一般而言，布局均匀性愈佳，匹配性愈好，因此，如图1所示的传统的电容布局100，CDAC之电容群的外围通常会布置仿制(dummy)电容，以确保该复数个电容群的布局(后称该电容布局)的边缘与内部的电路密度相近，从而确保所制造出来的电容群的匹配性，图1中，不同群的电容(电容群4C、电容群2C、电容群1C)以不同数字(4、2、1)来标示，仿制电容则以“D”来标示。图1中，该复数个电容群中每一电容单元的极板110、120之间并未短路，以产生一电容值，但仿制电容中每一电容单元的极板130、140则被设计为短路，以避免产生电容值，然而，如图2所示，该复数个电容群之任二电容单元之间仍会形成寄生电容(如图2中点状虚线所示)，但位于该电容布局的边缘的电容单元与仿制电容之间并不会形成寄生电容，因此，位于该电容布局边缘的每一电容单元的有效电容值，与位于该电容布局内部的每一电容单元的有效电容值实质上并不同，此差异会对后续转换作业的正确性造成影响。举例而言，原本图1的复数电容群的电容值比例应该是4:2:1，但在前述寄生电容的影响下，该电容值比例实际上是18.66695:9.338976:4.670652，此电容值比例的偏差会导致CDAC的线性度下降，而不利于高分辨率的应用。

部分先前技术可见于下列文献：

Chun-Cheng Liu,et al.,“A 1V 11fJ/Conversion-Step 10bit 10MS/sAsynchronous SAR ADC in 0.18μm CMOS”,2010Symposium on VLSI Circuits/TechnicalDigest of Technical Papers。

发明内容

本发明之一目的在于提供一种集成电路的电容布局，以改善先前技术。