[发明专利]具有电超负载保护电路的锁相回路

说明书

提供一种具有锁相回路（PLL）的集成电路。PLL可包括相位频率检测器、电荷泵、源极跟随器电路、可变振荡器、频率分割器和控制块。相位频率检测器可配置成将反馈时钟信号对齐或锁定到参考时钟信号。控制块包括用于确定参考时钟信号或反馈时钟信号是否已停止切换的时钟丢失检测电路。响应于检测到对于参考或反馈时钟信号的时钟丢失事件，控制块可禁用相位频率检测器以将电荷泵置于三态模式中，并且可对源极跟随器电路应用预定偏置电压以帮助最小化电超负载。

本申请要求在2016年6月20日申请的美国专利申请No. 15/187534的优先权，该专利申请的全文由此以引用的方式结合到本文。

技术领域

本申请一般涉及集成电路，且更具体来说，涉及具有锁相回路的集成电路。

背景技术

在无线电、电信、计算机和其它电子应用中普遍使用锁相回路来生成其相位与输入时钟信号的相位有关或“锁定”到输入时钟信号的相位的输出时钟信号。一般来说，锁相回路（PLL）包括相位检测器和电压控制振荡器。振荡器生成周期信号。相位检测器将该周期信号的相位与输入时钟信号的相位进行比较，然后调整振荡器以保持这些相位同步。通过这种方式来操作，锁相回路还使输入和输出时钟信号的频率保持匹配或至少彼此成比例。

锁相回路一般对输入时钟源的可用性具有有限控制。例如，输入时钟可能会因为等待时间问题或某个无意的时钟门控而在一定时间之后停止切换。对于基于电荷泵的PLL（即，使用电荷泵来直接控制电压控制振荡器的PLL），当电荷泵在超过期望的操作电压范围的情况下持续充电或放电时，该时钟丢失事件能够带来问题。在此类场景下，通常使用薄栅氧化物晶体管设计而成的电压控制振荡器将容易受到电超负载的影响。

为了提高可靠性并进行保护以免受这种类型的电超负载，有时使用具有零阈值电压的原生厚栅氧化物晶体管来设计电压控制振荡器。具有零阈值电压的厚栅氧化物晶体管能够经受高级别的电超负载，同时维持饱和模式的操作。

但是，在集成电路上包括厚栅氧化物器件可能并不总是可能或可行的。形成厚栅氧化物晶体管要求在铸造时增加额外的处理步骤，并会增加成本。本文中的实施例正是出现在该上下文内。

发明内容

提供一种具有锁相回路的集成电路。锁相回路（PLL）可至少包括耦合在回路中的相位频率检测器、电荷泵、源极跟随器电路和可变振荡器。根据一实施例，PLL可包括控制块，该控制块响应于检测到时钟丢失事件而选择性地使相位频率检测器去活（deactivate）。

具体来说，相位频率检测器可接收参考时钟信号和反馈时钟信号。控制块也可接收参考时钟信号和反馈时钟信号。另外，控制块还可接收采样时钟信号。控制块可用于确定参考时钟信号何时已停止切换或反馈时钟信号何时已停止切换。

当控制块使相位频率检测器去活时，能够将电荷泵置于三态模式中，使得电荷泵内的上拉开关和下拉开关均处于断开状态中。此外，源极跟随器电路可包括源极跟随器晶体管。源极跟随器晶体管具有通常从电荷泵接收电压的栅极端子。然而，当电荷泵处于三态模式中时，源极跟随器晶体管可经由同样受控制块控制的独立开关在其栅极接收预定偏置电压，以最小化电超负载。

控制块可包括用于监视参考时钟的第一时钟丢失检测器电路和在结构上等同于第一时钟丢失检测器电路的用于监视反馈时钟的第二时钟丢失检测器电路。控制块还可包括从第一和第二时钟丢失检测器电路接收输出信号的逻辑或门。

第一时钟丢失检测器电路可包括用于响应于参考时钟中的上升沿生成第一重置脉冲的第一触发器、用于生成对应于采样时钟中的上升沿的第二重置脉冲的第一触发器链、以及具有耦合到沿第一触发器链的不同分接点(tap point)的输入的第一多路复用器。类似地，第二时钟丢失检测器电路可包括用于响应于反馈时钟中的上升沿生成第三重置脉冲的第二触发器、用于生成对应于采样时钟中的上升沿的第四重置脉冲的第二触发器链、以及具有耦合到沿第二触发器链的不同位置的输入的第二多路复用器。