[发明专利]保形低温密闭性电介质扩散屏障

说明书

本发明提供了适用作3D外形上方的电介质扩散屏障的保形密闭性电介质膜。在实施例中，电介质扩散屏障包括可通过原子层沉积ALD技术来沉积的诸如金属氧化物之类的电介质层，对于较薄的连续密闭性扩散屏障而言，通过原子层沉积ALD技术沉积的电介质层的保形度和密度大于通过PECVD工艺沉积的传统的基于二氧化硅的膜中可实现的保形度和密度。在其它实施例中，扩散屏障是例如双层的包括高k电介质层和低k或中等k电介质层的多层膜，以减小扩散屏障的介电常数。在其它实施例中，通过在保持较高的膜保形度和密度的同时调节硅酸盐的硅含量来将高k电介质层中的硅酸盐(例如金属硅酸盐)形成为减小扩散屏障的k值。

本申请为分案申请，其原申请是于2014年8月19日(国际申请日为2011年12月20日)向中国专利局提交的专利申请，申请号为201180076399.6，发明名称为“保形低温密闭性电介质扩散屏障”。

技术领域

本发明的实施例总体上涉及半导体器件，更具体地，涉及保形电介质扩散屏障。

背景技术

诸如包含金属氧化物半导体晶体管(MOSFET)的集成电路等之类的微电子器件通过减小相邻特征之间的节距并且结合三维晶体管结构(例如，finFET(鳍式场效应晶体管))而不断缩小。随着晶体管的密度和非平面性增加以及互连金属化的增加，增大互连电容并且进行电隔离更加困难。最近十年的互连工艺越来越多地包含“低k”膜(例如，低于～3.2的膜)作为层间电介质(ILD)的选材，从而部分进一步实现了气隙形成，由此有意引入了相邻金属线之间的ILD内的空隙。另外，由于基本3D结构而导致外形会引起需要被保形电介质层密封/覆盖的空隙和/或缺陷。

等离子体增强化学气相沉积(PECVD)工艺通常用于低k互连应用中的电介质沉积，但没有提供高保形度/阶梯覆盖率。例如，PECVD低k膜通常具有小于55％的保形度(例如，仅仅对于沉积/蚀刻/沉积型顺序有接近75％的保形度)，其中，电介质在垂直(例如，侧壁)表面上沉积的厚度小于电介质在水平(例如，顶)表面上沉积的厚度的55％。CVD或低压CVD(LPCVD)技术提供了更高的保形度，但需要比低k互连应用通常允许的温度较高的温度。

常常期望的是，用电介质层提供密闭性密封，例如防止金属(例如，Cu)从金属互连线向外扩散进入周围的ILD材料，以及防止湿气和湿化学品从周围的ILD(或者从气隙形成工艺中的空隙)向内扩散进入3D结构(例如，金属线、晶体管等)中。由于难以在3D外形上实现完美覆盖率和膜致密度，导致因此需要电介质扩散屏障是最小厚度。

因此，用以减小电介质扩散屏障最小厚度的材料和技术是有利的。

附图说明

以举例方式而非限制方式说明了本发明的实施例，可以在结合附图进行考虑时参照下面的具体实施方式来更充分地理解本发明的实施例，其中：

图1是示出根据实施例的形成电介质扩散屏障的方法的流程图；

图2A、图2B、图2C、图2D、图2E、如2F和图2G示出了通过根据图1中示出的方法实施例构造的IC的横截面的侧视图；

图3A至图3B示出了根据本发明的实施例的电介质扩散屏障实施例的实验评价的线状图；以及

图4是可以结合根据图1和图2A至图2G所示的方法构造的IC的移动计算平台的功能框图。

具体实施方式