[发明专利]CRC‑32算法在USB3.0数据包中的实现方法

说明书

技术领域：

本发明涉及一种CRC-32算法在USB3.0数据包中的实现方法。

背景技术：

在计算机通信和数据传输的过程中，难免会受到各种因素(比如信道内存在的噪声及信 道传输特性不理想造成的码间串扰)的影响，从而造成所传数据的失真，影响传输的可靠 性。为了提高数据传输的准确性和有效性，通常加入校验位来检测数据是否正确。基于循环 冗余码(CRC)编解码方法简单，检错能力强的特点，其成为数据通信中错误检测的重要措施， 它是在需要传输的数据后面，增加冗余校验位后一起发送，接收端收到数据后，以同样的编 码规则生成校验码，二者相比较可知信息是否正确。该方法检错能力强，检测电路容易实现。 然而，USB3.0协议对数据传输速度和可靠性提出了更高的要求，在更高的传输速度下，数据 传输的误码率也会增加。现在一般情况下使用的串行CRC算法，每个时钟内只处理一位数据， 若干位被处理的数据存入存储器后，与校验位一起发送，该算法是通过提高时钟频率来提高 数据吞吐率，难以满足高速数据传输的需求。为了克服这个缺点，许多研究者提出了新的CRC 校验算法，常用的改进方法是并行查表CRC算法。利用该方法需要提前存储余数表，在数据 输入之后从中生成CRC校验码，所以要占用一定量的表空间，需要反复查表，所以CRC校验 的运算速度被降低。

发明内容：

本发明的目的是为了解决现有并行查表CRC算法中CRC校验的运算速度低的问题，而提 出的CRC-32算法在USB3.0数据包中的实现方法。

上述的目的通过以下的技术方案实现：

一种CRC-32算法在USB3.0数据包中的实现方法，所述的CRC-32算法在USB3.0数据包 中的实现方法通过以下步骤实现：

步骤一、确定USB中的CRC校验规则与USB3.0数据包结构；

步骤二、确定USB3.0协议中CRC-32校验生成的多项式；

步骤三、以CRC串行比特算法为基础来推导递推并行CRC-32算法；

步骤四、使用Verilog硬件编程语言验证递推并行CRC-32算法的正确性。

有益效果：

本发明针对USB3.0协议中对数据传输准确性和高速性的要求，通过对串行算法的分析， 导出了新的递推并行CRC-32算法，并利用了Verilog进行实现。与现有查表并行CRC算法 相比节省了存储余数表的空间，省略了查表时间，提高了运算速度，克服了串行算法数据吞 吐率低的不足，提高了运行效率，更好的满足了高速数据传输的要求。

附图说明：

图1为本发明仿真实验涉及的递推并行CRC_32 Verilog实现流程图；

图2为本发明仿真实验涉及的递推并行CRC-32仿真结果；

图3为本发明仿真实验涉及的串行CRC-32仿真结果。

具体实施方式：

具体实施方式一：

本实施方式的CRC-32算法在USB3.0数据包中的实现方法，所述的CRC-32算法在USB3.0 数据包中的实现方法通过以下步骤实现：

步骤一、确定USB中的CRC校验规则与USB3.0数据包结构；

步骤二、确定USB3.0协议中CRC-32校验生成的多项式；

步骤三、以CRC串行比特算法为基础来推导递推并行CRC-32算法；

步骤四、使用Verilog硬件编程语言验证递推并行CRC-32算法的正确性。

CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字 段和校验字段的长度可以任意选定。是通过对所传数据进行一定规则的多项式计算，然后将 计算出的结果附在帧的后面，接收设备也执行类似的算法，以保证数据传输的正确性和完整 性。

CRC检验原理实际上就是在一个p位二进制数据序列之后附加一个r位二进制检验码 (序列)，从而构成一个总长为n＝p+r位的二进制序列；附加在数据序列之后的这个检验码 与数据序列的内容之间存在着某种特定的关系。如果因干扰等原因使数据序列中的某一位或 某些位发生错误，这种特定关系就会被破坏。因此，通过检查这一关系，就可以实现对数据 正确性的检验。