[发明专利]基于非易失性存储器的FPGA BRAM架构与设计方法

说明书

技术领域

本发明涉及一种基于非易失性存储器的FPGA BRAM架构与设计方法。

背景技术

在异构计算时代，从嵌入式设备到高性能计算平台，FPGA成为了开发者青睐的选择,为了解决读应用程序指数增长的复杂度多造成的大量的并行计算功耗，过去几十年FPGA架构也遵循摩尔定律提供了更多的片上资源，然而呈指数增长的计算能耗(包括视频处理和机器学习算法等)也给FPGA实现内存密集型函数带来了更多的内存墙问题。

图1展示了在FPGA的传统架构，架构中分布着逻辑配置模块CLB(configurable logic blocks),连接盒CB(connecting boxes)，开关盒SB(switch boxes)和BRAM(block RAMs)，其中BRAM是一个可配置内存模块，可以进行快速的数据存储。在过去几代高档Xilinx FPGA中，片上BRAM的总量剧烈增长，但是当前的CMOS技术在片上基于SRAM的BRAM设计中面临着巨大的挑战，主要是在面积和静态能耗等问题上。

新兴的非易失性存储(non-volatile memory,NVM)技术，包括STT-MRAM(spin-torque transfer magnetic RAM)，ReRAM(resistive RAM)和PCM(phase change memory)，被认为是下一代存储层最具吸引力的替代者。和传统的内存设备相比，NVM提供了更高的密度，超低的能耗，和非易失性。包括STT-MRAM在内的几种NVM拥有在SLC(single-level cell，单层单元)状态和MLC(multi-level cell，多层单元)状态之间灵活转换的固有特性。MLC技术允许2个或更多的比特存储到单个内存单元中，因此提供了更高的存储密度，但是带来了更高的访问延迟。NVM潜在的反馈包括高写入延迟，高静态功耗，有限的耐久等等，需要考虑多种设计标准。

另一方面需要明确的是，在系统层面设计时自动化设计流程中需要明确NVM的特性和潜在平衡性，在各种各样的NVM设备中，STT-MRAM被认为替代SRAM的最理想候选者。如图二所示，对于只有一个磁隧道结(Magnetic Tunnel Junction,MTJ)的SLC结构中，两个磁化层中的磁化方向分别指明了MTJ在低电阻状态(逻辑1)还是高电阻状态(逻辑0)。2bits的MLC相比于SLC拥有更高的密度。串行MLC技术中拥有一个额外符合隧道磁电阻(TMR)的MTJ，但是单元大小不同，存储在小的MTJ和大的MTJ中的数据分别被称为soft-bit和hard-bit。另一方面，并行MLC技术采用了一个单MTJ技术，单MTJ具有两个分开自由层(被称为软或硬领域/bit),以此用一个MTJ来表示2bits。虽然MLC技术很大程度上提高了存储密度，但是由于在MLC STT-MRAM中读写数据需要两步，从MLC读数据或者设计hard-bit的延迟和功耗明显要比soft-bit高。

许多其他研究表明，细粒度的管理和片上BRAM的最优化对一个FPGA系统的性能和高效节能有着显著的影响。同时，在FPGA上运行的应用的性能由它的关键路径决定，关键路径由综合阶段决定。并且，线长度和关键路径上路由开关的数量对关键路径延迟有着明显的影响。

发明内容

为了解决上述问题，我们提出了基于非易失性存储器的FPGA BRAM架构与设计方法，基于非易失性存储器STT-MRAM的BRAM架构，利用其特性设计了可以自动进行状态最优选择的设计流程的方法，基于MLC的BRAM支持在SLC模式和MLC模式中转换，并且探索了EDA流程中在密度和性能两者之间的权衡，最终生成了一个最优设计。

基于非易失性存储器的FPGA BRAM架构设计方法，包括如下步骤：

步骤(1)：输入benchmark基准电路和架构细节描述，架构细节描述指的是k6_frac_N10_mem32K_40nm.xml对Altera Stratix IV GX设备FPGA底层硬件的描述；

步骤(2)：逻辑综合和优化：将benchmark基准电路编译成RTL级电路，对RTL级电路进行逻辑综合生成门级电路，对门级电路优化的过程中，对去掉RTL级电路中的冗余连线的映射；

步骤(3)：打包，将步骤(2)优化后的门级电路打包成逻辑块；

步骤(4)：布局，基于工具VTR7.0利用SA算法对步骤(3)生成的逻辑块进行最优位置的布置；