[发明专利]模型建立方法与模型建立系统

说明书

本案揭示一种模型建立方法与执行该方法的模型建立系统，该方法包含以下步骤：读取第一网表；由第一网表撷取输入端连接至初级时脉复振器的网表，并撷取末级时脉复振器连接至输出端的网表；由第一网表撷取输入端直接连接至输出端的网表；由第一网表撷取第一时脉复振器连接至第二时脉复振器的一网表；由第一网表撷取第一时脉输入端连接至初级时脉复振器与第一时脉复振器的网表；由第一网表撷取第二时脉输入端连接至末级时脉复振器与第二时脉复振器的网表；以及依据所撷取的网表而产生第二网表。本案所揭示的模型建立方法与模型建立系统可以有效地改善传统的接口逻辑模型，从而支援精准并有效率的静态时序分析。

技术领域

本案是关于一种数据处理方法与数据处理系统，特别是关于一种模型建立方法与模型建立系统。

背景技术

随着模型建立技术的快速发展，接口逻辑模型(interface logic model，ILM)是广泛地运用于集成电路(如，超大型集成电路(very-large-scale integration，VLSI))的设计中并扮演越来越重要的角色。举例而言，接口逻辑模型可以透过撷取集成电路所对应的完整网表(full netlist)中的部分关键网表的方式而产生简化网表。因此，简化网表可以作为简化版关键网表以呈现完整网表所具有的特征。然而，当集成电路具有多个时脉输入端时，传统的接口逻辑模型无法于简化网表中呈现多个时脉输入端的特征与特性，从而导致难以依据简化网表而为具有多个时脉输入端的集成电路进行精准的静态时序分析(static timing analysis，STA)。尽管透过直接地改善接口逻辑模型以撷取更多的部分关键网表的方式可以有效地改善上述状况，然而，此种作法亦可能大幅地增加进行静态时序分析时所须花费的时间。

因此，如何有效地改善传统的接口逻辑模型以支援精准并有效率的静态时序分析来进行模型建立方法与模型建立系统的设计，可是一大挑战。

发明内容

本案揭示一种模型建立方法与执行该方法的模型建立系统，其中模型建立系统包含储存器与处理器。模型建立方法包含：透过处理器由储存器读取第一网表(netlist)；透过处理器由第一网表撷取第一子网表与第二子网表，其中第一子网表介于输入端与初级时脉复振器(multi-vibrator)之间，第二子网表介于末级时脉复振器与输出端之间；透过处理器由第一网表撷取第三子网表，第三子网表介于输入端与输出端之间；透过处理器由第一网表撷取第四子网表，第四子网表介于第一时脉复振器与第二时脉复振器之间，第一时脉复振器为第二时脉复振器的前级时脉复振器，第一时脉复振器耦接于第一时脉输入端，且第二时脉复振器耦接于第二时脉输入端；透过处理器由第一网表撷取第五子网表，第五子网表介于第一时脉输入端与初级时脉复振器之间或介于第二时脉输入端与初级时脉复振器之间；透过处理器由第一网表撷取第六子网表，第六子网表介于第一时脉输入端与末级时脉复振器之间或介于第二时脉输入端与末级时脉复振器之间；透过处理器由第一网表撷取第七子网表，第七子网表介于第一时脉输入端与第一时脉复振器之间；透过处理器由第一网表撷取第八子网表，第八子网表介于第二时脉输入端与第二时脉复振器之间；以及透过处理器依据所撷取的网表而产生第二网表。

在一实施例中，第一网表包含主网表与副网表，且模型建立方法还包含：透过处理器判断副网表的一时脉复振器所接收的输入时脉是否相同于主网表的第一时脉复振器所接收的输入时脉，其中时脉复振器耦接于第一时脉复振器。

在另一实施例中，处理器判断输入时脉为不相同时，处理器由第一网表撷取第九子网表，第九子网表介于主网表的第一时脉复振器与连接于副网表的时脉复振器的输入时脉端之间。

在又一实施例中，处理器判断输入时脉为相同时，处理器由第一网表撷取第十子网表，第十子网表介于副网表的时脉复振器与主网表的第一时脉复振器之间。

在另一实施例中，每一初级时脉复振器、末级时脉复振器、第一时脉复振器以及第二时脉复振器包含正反器(Flip-flop)。