[发明专利]半导体存储器装置及其制造方法在审
| 申请号: | 201710320379.8 | 申请日: | 2017-05-09 |
| 公开(公告)号: | CN108878438A | 公开(公告)日: | 2018-11-23 |
| 发明(设计)人: | 赵成洙 | 申请(专利权)人: | 三星电子株式会社 |
| 主分类号: | H01L27/11556 | 分类号: | H01L27/11556;H01L27/11582 |
| 代理公司: | 北京铭硕知识产权代理有限公司 11286 | 代理人: | 刘灿强;陈晓博 |
| 地址: | 韩国京畿*** | 国省代码: | 韩国;KR |
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| 摘要: | |||
| 搜索关键词: | 基底 堆叠结构 半导体存储器装置 绝缘间隔件 竖直结构 顶表面 共源 导电图案 横向方向 绝缘图案 延伸穿过 阻挡件 侧壁 堆叠 竖直 填充 制造 重复 | ||
1.一种半导体存储器装置,所述半导体存储器装置包括:
多个堆叠结构,位于基底上,所述堆叠结构中的每一个包括交替且重复地堆叠的绝缘图案和导电图案,所述堆叠结构之间的沟槽在与所述基底的表面平行的第一方向上延伸;
竖直结构,延伸穿过所述堆叠结构中的每一个,所述竖直结构形成在所述基底上;
绝缘间隔件,位于所述沟槽的侧壁上;以及
共源线,位于所述基底上以填充所述沟槽,
其中,所述沟槽具有比所述基底的顶表面高的第一部分以及比所述基底的所述顶表面低的第二部分,
所述第二部分距离所述基底的所述顶表面在竖直方向上具有第一深度,所述第一部分在垂直于所述第一方向的第二方向上具有第一宽度,所述第一深度小于所述第一宽度。
2.根据权利要求1所述的半导体存储器装置,其中,所述第一深度小于所述第一宽度的1/2。
3.根据权利要求1所述的半导体存储器装置,其中,所述第一部分的侧壁具有相对于所述基底的所述表面的第一斜坡,所述第二部分的侧壁具有相对于所述基底的所述表面的第二斜坡,所述第二斜坡比所述第一斜坡平缓。
4.根据权利要求1所述的半导体存储器装置,所述半导体存储器装置还包括下凹进,设置得比所述沟槽低并且位于所述绝缘间隔件之间,
其中,所述共源线位于所述沟槽和所述下凹进中,使得所述共源线的底部比所述沟槽的所述下表面低。
5.根据权利要求1所述的半导体存储器装置,所述半导体存储器装置还包括位于所述基底的上部处的掺杂区域,
其中,所述共源线接触所述掺杂区域。
6.一种制造半导体存储器装置的方法,所述方法包括以下步骤:
在基底上形成初始堆叠结构,所述初始堆叠结构包括交替且重复地堆叠的绝缘层和牺牲层;
形成延伸穿过所述初始堆叠结构的竖直结构;
通过第一蚀刻工艺对所述初始堆叠结构进行蚀刻,以形成沟槽的暴露所述基底的顶表面的第一部分,所述沟槽在与所述基底的所述表面平行的第一方向上延伸;
通过第二蚀刻工艺对位于所述沟槽的所述第一部分下方的所述基底进行蚀刻,以形成所述沟槽的第二部分,所述第二部分设置得比所述基底的所述顶表面低;
去除被所述沟槽暴露的所述牺牲层以形成凹进区域;
形成填充所述凹进区域中的每一个的水平结构以及在所述基底上形成的堆叠结构;
在所述沟槽的侧壁上形成绝缘间隔件;
形成填充所述沟槽的共源线,所述共源线接触所述基底,
其中,所述第二部分具有距离所述基底的所述顶表面的在竖直方向上的第一深度,所述第一部分在垂直于所述第一方向的第二方向上具有第一宽度,所述第一深度小于所述第一宽度。
7.根据权利要求6所述的方法,其中,所述第一深度小于所述第一宽度的1/2。
8.根据权利要求6所述的方法,其中,所述第一部分的侧壁具有相对于所述基底的所述表面的第一斜坡,所述第二部分的侧壁具有相对于所述基底的所述表面的第二斜坡,所述第二斜坡比所述第一斜坡平缓。
9.根据权利要求6所述的方法,其中,所述第一蚀刻工艺的工艺条件中的一些可以与所述第二蚀刻工艺的工艺条件不同。
10.根据权利要求6所述的方法,其中,形成所述水平结构的步骤包括:
顺序地形成水平层和导电层以覆盖所述凹进区域的内表面;以及
选择性地去除设置在所述沟槽中的所述导电层和所述水平层。
11.根据权利要求10所述的方法,其中,所述导电层的距离所述沟槽的所述第一部分的侧壁的厚度等于所述导电层的距离所述沟槽的所述第二部分的底部的厚度。
12.根据权利要求10所述的方法,其中,通过各向同性蚀刻工艺去除设置在所述沟槽中的所述导电层。
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