[发明专利]一种基于FPGA的低开销的RO PUF电路结构

权利要求书

1.一种基于FPGA的低开销的RO PUF电路结构，其特征在于：该电路结构由一个双输出的使能单元和七个双输出的可配置延时单元组成；使能单元由两个与门组成；两个与门中的一个与门的输入相互连接，另外一个与门的输入端分别与两个振荡环的反馈信号连接；可配置延时单元由两个反相器和两个二选一选择器组成；两路信号从与门输出后接入可配置延时单元的两个输入，经反相器反向后，分别接入选择器的不同输入端，信号从选择器输出后接入下一级可配置延时单元的两个振荡信号输入端；最终，最后一级的可配置延时单元输出信号反馈回使能单元的反馈输入端，RO的使能信号在被置位前，与门的输出始终为0，经过奇数级反相器后，振荡环的输出始终为1，RO处于关闭状态；当使能信号被置位后，与门的输出跟随与门的另一个输入，RO开始振荡工作，输出端开始测RO的振荡频率；通过配置激励位x[i]控制信号是否交换反相器，i为RO低i位控制位，1≤i≤7，改变信号传输时延；为保证两支振荡环同时正常工作，双输出RO的配置位中1的个数为偶数个，以形成上下两支振荡闭环；由双输出RO的原理可知，延时单元是一个三输入二输出的模块，通过将每个延时单元中的反相器和选择器调换位置，使信号进入延时单元后，先经过选择器模块，再经过反相器，这样便于下一步使用LUT6_2中两个单输出LUT5共用输入的特性，实现延时单元的功能；

FPGA的LUT6_2内部结构中，两个LUT5共用LUT6_2的五位地址线，在双输出RO中，组成其基本延时单元的两个选择器的输入也是共用的；所以，为充分利用组成LUT6_2的两个LUT5，将双输出RO的一个基本单元布置在一个LUT6_2中；分配A1、A2为选择器的两个输入端，A3为选择器的控制端；基于FPGA基本逻辑单元，该双输出RO具有两个输出端，RO包含奇数个可配置延时单元；每个延时单元由一个LUT6_2来实现；两个LUT5共用LUT6_2输入的低五位，LUT6_2的最高位通过一个选择器控制Output1的输出，而Output2一直输出低位LUT5的输出D0；信号通过A1、A2进入LUT6_2，在LUT6_2内部，输入端A1的信号分别进入高位LUT5的输入a端和低位LUT5的输入a端；输入端A2端信号分别进入高位LUT5的输入b端和低位LUT5的输入b端，两个LUT5的c端作为选择器的控制端一起与LUT6_2的A3端相连；

双输出RO的可配置延时单元具有两个LUT5，要实现选择反相器的功能，需要为LUT6_2设置实现该功能的初值，64位初值的高32位为高位LUT5的初值，设为0x00000053；低32位为低位LUT5的初值，应为0x00000035；双输出RO的使能单元为两个与门，这两个与门的其中一个输入端互连，另外两个输入端分别接振荡环的反馈信号，同样，这两个与门在两个单输出LUT中分别实现，高低位LUT5的初值应分别为0x000000a0、0x000000c0；

通过配置位配置具有不同延时大小的信号通路，组成两支具有不同频率的RO；在RO的两个输出端使用计数器统计各自的振荡频率；再使用比较器得到RO的频率差，根据频率差的正负，得到1位PUF的输出响应；通过在芯片的不同区域布置多个双输出RO单元，比较它们的固有频率，就得到多位输出的PUF电路。

2.根据权利要求1所述的一种基于FPGA的低开销的RO PUF电路结构，其特征在于在FPGA上设计双输出的RO PUF，基本步骤如下：

步骤1：设计具有使能控制位的7阶双输出RO；

步骤2：设置实现使能与门所用LUT6_2的初值为0x000000c0_000000a0，设置实现延时单元所用LUT6_2的初值为0x00000035_00000053；

步骤3：综合前两步所设计的电路，获取双输出RO的例化模板，并在程序中例化一个双输出RO；

步骤4：使用PlanAhead工具，将实现使能的LUT6_2和实现7个延时单元的LUT6_2约束在同一个CLB内；

步骤5：下载程序，通过串口发送七阶双输出RO的7位配置位信息；

步骤6：置位双输出RO的使能端x[0]，两支振荡环同时起振，开始通过计数器统计两支RO的固有频率；

步骤7：置位使能100ms后，复位双输出RO的使能端x[0]，通过比较器比较两个计数器值的大小，得到一位PUF的输出响应。