[发明专利]一种高压NMOS驱动器死区时间控制电路

权利要求书

1.一种高压NMOS驱动器死区时间控制电路，其特征在于：包括滞回保护模块、高侧逻辑模块、高侧延时模块、高侧驱动模块、高侧欠压锁定模块、低侧延时模块、低侧逻辑模块、低侧驱动模块和低侧感应模块；所述滞回保护模块包括第一滞回保护模块和第二滞回保护模块；

所述第一滞回保护模块的输入端为所述高压NMOS驱动器死区时间控制电路的H_IN输入端，所述第二滞回保护模块的输入端为所述高压NMOS驱动器死区时间控制电路的L_IN输入端；

所述第一滞回保护模块的输出端分别连接所述高侧逻辑模块的H_IN_O输入端、所述低侧延时模块的H_IN_O输入端以及所述低侧感应模块的H_IN_O输入端；

所述第二滞回保护模块的输出端分别连接所述高侧逻辑模块的L_IN_O输入端和所述低侧延时模块的L_IN_O输入端；所述高侧逻辑模块的输出端连接所述高侧延时模块的HD_IN输入端；所述高侧延时模块的HD_O1输出端连接所述高侧驱动模块的HD_O1的输入端，所述高侧延时模块的HD_O2输出端连接所述高侧驱动模块的HD_O2的输入端；所述低侧延时模块的输出端连接所述低侧逻辑模块的LD_O输入端；所述低侧逻辑模块的LDB_O1输出端连接所述低侧驱动模块的LDB_O1输入端，所述低侧逻辑模块的LDB_O2输出端连接所述低侧驱动模块的LDB_O2输入端；所述低侧驱动模块的输出端连接所述低侧感应模块的L_G输入端，所述低侧感应模块的输出端连接所述高侧延时模块的L_GO输入端；

所述高侧欠压锁定模块的HD_O1输出端连接所述高侧驱动模块的HD_O1的输入端，所述高侧欠压锁定模块的HD_O2输出端连接所述高侧驱动模块的HD_O2的输入端；

所述高侧欠压锁定模块的输入端和所述低侧逻辑模块的UVLO输入端分别连接外部的稳压电压，所述外部稳压电压提供欠压信号，所述欠压信号用于实现欠压锁定；

所述高侧逻辑模块的逻辑功能相当于一个或门；所述低侧逻辑模块包括级联的与非门NAND8和反相器INV29；所述与非门NAND8的第一输入端为所述低侧逻辑模块的LD _O输入端，所述与非门NAND8的第二输入端为所述低侧逻辑模块的UVLO输入端，所述与非门NAND8的输出端为所述低侧逻辑模块的LDB_O2输出端；所述反相器INV29的输出端为所述低侧逻辑模块的LDB_O1输出端；

所述低侧感应模块包括依次级联的反相器INV26、反相器INV27、与非门NAND6、与非门NAND7和反相器INV28；所述反相器INV26的输入端为所述低侧感应模块的L_G输入端；所述与非门NAND6的第一输入端连接所述反相器INV27的输出端，所述与非门NAND6的第二输入端连接所述与非门NAND7的输出端；所述与非门NAND7的第一输入端为所述低侧感应模块的H_IN_O输入端，所述与非门NAND7的第二输入端连接所述与非门NAND6的输出端；所述反相器INV28的输出端为所述低侧感应模块的输出端。

2.根据权利要求1所述的一种高压NMOS驱动器死区时间控制电路，其特征在于所述滞回保护模块包括：PMOS管MP1和NMOS管MN1、NMOS管MN2、NMOS管MN3以及反相器INV1、反相器INV2、反相器INV3；PMOS管MP1、NMOS管MN1和NMOS管MN2的栅极相连作为所述滞回保护模块的输入端，PMOS管MP1、NMOS管MN1和NMOS管MN2的漏极相连并输出到反相器INV1输入端，反相器INV1、反相器INV2和反相器INV3依次级联并由反相器INV3的输出端作为所述滞回保护模块的输出端，PMOS管MP1的源极接电源，NMOS管MN1的源极接地，NMOS管MN2的源极与NMOS管MN3的漏极相连，NMOS管MN3的栅极连接反相器INV2的输入端，NMOS管MN3的源极接地。