[发明专利]一种多片基于JESD204B协议ADC的同步方法

说明书

本发明公开了一种多片基于JESD204B协议ADC的同步方法，通过对SYSREF(系统参考)信号的调整，其首先保证SYSREF信号与ADC的采样时钟DCLK__ADC满足最佳的建立时间和保持时间，然后调节接收端的本地多帧周期延迟即SYSREF信号到LMFC(本地多帧时钟)上升沿的时间间隔T_RXLMFC，做到最坏的链路都能够实现确定性延迟，保证了多片基于JESD204B协议ADC的同步，进而保证了在重复上电或者重新建立链路的时候多片ADC都同步。

技术领域

本发明属于信号采样技术领域，更为具体地讲，涉及一种多片基于JESD204B协议ADC的同步方法。

背景技术

JESD204B串行传输协议(简称JESD204B协议)是在ADC传输中重要的接口标准，它相比传统的并行LVDS接口标准，具有速度快、占用IO引脚少等优点，正逐渐被各大ADC厂所青睐。

JESD204B协议的发送端即ADC和接收端分为传输层、数据链路层和物理层。最高的链路速率为12.5Gb/s。从整体上看，采样数据(如12bit、8bit等)在发送端经过8B/10B编码之后被打包成串行数据，串行传输到接收端后经接收端解串、解码然后还原出原始的采样数据。

JESD204B协议虽然具有速度快、占用IO引脚少等巨大优势，但是链路中存在的不确定性延迟极大的阻碍了多片基于JESD204B协议ADC的同步，对构成JESD204B协议的时间交替采样系统(TIADC系统)等应用场合带来了障碍。而不确定性延迟体现在链路重新建立或者重新上电的过程中，JESD204B协议下接收端不能在确定的时刻点或者确定的本地多帧时钟周期的边沿接收到数据，使链路的延迟具有不可重复性。

发明内容

本发明的目的在于克服现有技术的不足，提出一种多片基于JESD204B协议ADC的同步方法，以实现确定性延迟。

为实现上述发明目的，本发明多片基于JESD204B协议ADC的同步方法，其特征在于，包括以下步骤：

(1)、在多片基于JESD204B协议的ADC、作为采样数据接收端的FPGA以及具有能够产生SYSREF(系统参考)信号的时钟管理模块构建的数据采集系统中，调节时钟管理模块产生满足要求的ADC采样时钟DCLK__ADC分别输入到各片ADC中，产生满足要求的FPGA参考时钟DCLK__FPGA输入到各片FPGA中，同时，时钟管理模块将其产生的SYSREF信号输入到各片ADC以及各片FPGA中；

(2)、配置好各片ADC的寄存器，并使接收到SYSREF信号相对于采样时钟DCLK__ADC的建立时间窗口大于时间阈值T1，保持时间窗口大于时间阈值T2，时间阈值T1、时间阈值T2根据具体的ADC芯片确定；

(3)、通过串行SPI协议调节时钟管理模块的内部寄存器，设置SYSREF信号的初始模拟延迟值为0，产生单次的SYSREF信号；

(4)、读取各ADC的建立时间错误标志寄存器和保持时间错误标志寄存器的值；

(5)、对于任意一片ADC，如果建立时间错误标志寄存器和保持时间错误标志寄存器中至少一个不是“0”(即“1”)，则通过ADC相应的清零方法对建立时间错误标志寄存器和保持时间错误标志寄存器清零，然后增加SYSREF信号模拟延迟值，并通过串行SPI协议调节时钟管理模块的内部寄存器，重新设置SYSREF信号的模拟延迟值，重新产生单次的SYSREF信号，返回步骤(4)；

如果建立时间错误标志寄存器和保持时间错误标志寄存器的值都是“0”，此时表明SYSREF信号与ADC采样时钟DCLK__ADC的建立时间和保持时间都已满足，则跳转到步骤(6)；