[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供衬底，包括器件区以及位于器件区两侧的隔离区，衬底上形成有分立的鳍部；在衬底上形成隔离结构，隔离结构顶部低于鳍部顶部；形成隔离结构后，刻蚀隔离区的鳍部；刻蚀隔离区的鳍部后，形成横跨器件区鳍部的栅极结构，栅极结构还覆盖器件区鳍部的部分侧壁和顶部表面。本发明在形成隔离结构之后刻蚀隔离区的鳍部，相比先刻蚀隔离区鳍部再形成隔离结构的方案，本发明在形成隔离结构的过程中，器件区鳍部两侧的环境相同，可以避免出现负载效应，从而使露出于隔离结构的器件区鳍部的高度相同，进而有利于提高所形成半导体结构的电学性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有的集成电路制造具有更好的兼容性。

但是，现有技术半导体结构的电学性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括器件区、以及位于所述器件区两侧的隔离区，所述衬底上形成有分立的鳍部；在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；形成所述隔离结构后，刻蚀所述隔离区的鳍部；刻蚀所述隔离区的鳍部后，形成横跨所述器件区鳍部的栅极结构，所述栅极结构还覆盖所述器件区鳍部的部分侧壁和顶部表面。

可选的，在所述衬底上形成隔离结构的步骤包括：在所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部顶部；对所述隔离材料层进行平坦化处理，去除高于所述鳍部顶部的隔离材料层，形成隔离膜；回刻部分厚度的所述隔离膜，剩余隔离膜作为隔离结构。

可选的，回刻部分厚度的所述隔离膜的步骤中，采用气态氢氟酸刻蚀部分厚度的所述隔离膜。

可选的，提供衬底和鳍部的步骤包括：提供初始基底；刻蚀所述初始基底，形成衬底以及位于所述衬底上分立的初始鳍部；形成横跨所述初始鳍部的多个图形层，所述图形层覆盖所述初始鳍部的部分侧壁和顶部表面，所述图形层还覆盖所述衬底表面；以所述图形层为掩膜，刻蚀所述初始鳍部，将每一根初始鳍部分割成多个鳍部；去除所述图形层。

可选的，刻蚀所述隔离区的鳍部的步骤中，刻蚀量占所述鳍部高度的比例大于或等于1/3。

可选的，刻蚀所述隔离区的鳍部的步骤中，刻蚀部分厚度的所述隔离区鳍部，形成伪鳍部。

可选的，刻蚀部分厚度的所述隔离区鳍部的步骤中，刻蚀量为所述鳍部高度的1/3至3/2。

可选的，刻蚀所述隔离区的鳍部的步骤中，刻蚀去除所述隔离区的鳍部。

可选的，刻蚀所述隔离区的鳍部后，在所述隔离区的隔离结构内形成凹槽。

可选的，形成横跨所述器件区鳍部的栅极结构的步骤中，所述栅极结构还形成于所述凹槽内。