[发明专利]半导体装置及其制造方法

说明书

本发明公开一种半导体装置及其制造方法。所述半导体装置包括基底、n型栅极、p型栅极、隔离层、第一栅绝缘层、第二栅绝缘层以及导电层。基底包括由配置于基底中的多个隔离结构所界定出的p型区域与n型区域。n型栅极配置于p型区域中的基底上。p型栅极配置于n型区域中的基底上。隔离层配置于p型栅极与n型栅极之间的隔离结构上。第一栅绝缘层配置于p型栅极与基底之间以及p型栅极与隔离层之间。第二栅绝缘层配置于所述n型栅极与基底之间以及n型栅极与隔离层之间。导电层配置于p型栅极、隔离层与n型栅极上。

技术领域

本发明涉及一种半导体装置，且特别是涉及一种相邻的p型元件和n型元件通过导电层连接的半导体装置。

背景技术

随着半导体装置的尺寸持续缩小，半导体元件之间的间距也随之缩小。在半导体装置中，不同的半导体元件彼此相邻地配置，且可通过内连线(interconnection)而彼此电连接。举例来说，在静态随机存取存储器(static random access memory，SRAM)中，p型金属氧化物半导体(MOS)晶体管与n型金属氧化物半导体晶体管邻近地配置于基底上，且共用栅极层以彼此电连接。

在上述的结构中，p型金属氧化物半导体晶体管的栅极通常会掺杂有p型掺杂(p型栅极)，且n型金属氧化物半导体晶体管的栅极通常会掺杂有n型掺杂(n型栅极)。然而，在半导体装置的制造过程中，通常会经历热制作工艺，此时p型栅极中的p型掺杂会扩散至n型栅极中，而n型栅极中的n型掺杂会扩散至p型栅极中，造成多晶硅空乏效应(poly depletioneffect)、高启始电压(threshold voltage)与低电流等问题，使得元件效能受到影响。

发明内容

本发明提供一种半导体装置，其具有通过导电层而彼此连接的p型元件和n型元件。

本发明提供一种半导体装置的制造方法，其在形成分离开的两个栅极的过程中移除两个栅极之间的栅极材料层。

本发明的半导体装置包括基底、n型栅极、p型栅极、隔离层、第一栅绝缘层、第二栅绝缘层以及导电层。基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域。n型栅极配置于所述p型区域中的所述基底上。p型栅极配置于所述n型区域中的所述基底上。隔离层配置于所述p型栅极与所述n型栅极之间的所述隔离结构上。第一栅绝缘层配置于所述p型栅极与所述基底之间以及所述p型栅极与所述隔离层之间。第二栅绝缘层配置于所述n型栅极与所述基底之间以及所述n型栅极与所述隔离层之间。导电层配置于所述p型栅极、所述隔离层与所述n型栅极上。

在本发明的半导体装置的一实施例中，所述导电层的材料例如为金属硅化物。

在本发明的半导体装置的一实施例中，所述隔离层包括氮化物层以及位于所述氮化物层与所述隔离结构之间的氧化物层。

在本发明的半导体装置的一实施例中，所述p型栅极的顶面、所述隔离层的顶面与所述n型栅极的顶面是共平面的。

本发明的半导体装置的制造方法包括以下步骤：提供基底，所述基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域；在所述p型区域与所述n型区域之间的所述隔离结构上形成隔离层；在所述基底与所述隔离层上形成栅绝缘材料层；在所述栅绝缘材料层上形成栅极材料层；在所述p型区域中的所述栅极材料层中注入n型掺杂以及于所述n型区域中的所述栅极材料层中注入p型掺杂；移除部分所述栅极材料层与部分所述栅绝缘材料层，以暴露出所述隔离层的顶面；在所述栅极材料层与所述隔离层上形成导电材料层；移除部分所述栅极材料层、部分所述栅绝缘材料层与所述导电材料层，以于所述p型区域中形成n型栅极以及于所述n型区域中形成p型栅极；在所述p型栅极、所述隔离层与所述n型栅极上形成导电层。

在本发明的半导体装置的制造方法的一实施例中，在将所述p型掺杂与所述n型掺杂注入所述栅极材料层中之后以及在移除部分所述栅极材料层与部分所述栅绝缘材料层之前，还包括进行热制作工艺。