[发明专利]共本体化场效晶体管

说明书

本发明涉及共本体化场效晶体管，其揭示用于共本体化场效晶体管的结构，以及用于形成此类结构的方法。此结构包括通过半导体衬底中沟槽隔离区所界定的半导体材料本体。该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合。该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区。该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度。

技术领域

本发明大体上关于集成电路，并且特别的是，是关于用于场效晶体管的结构及形成此类结构的方法。

背景技术

互补式金属氧化物半导体(Complementary metal-oxide-semiconductor；CMOS)技术可用在其它应用、射频(RF)电路及高速数字电路。大体上，CMOS技术凭靠互补及对称的p型与n型场效晶体管(nFET与pFET)对以实施逻辑功能。场效晶体管包括主动半导体区、界定于该主动半导体区中的源极与漏极以及栅极电极。对栅极电极施加超过特性临限电压的控制电压时，反转或空乏层通过产生的电场在介于源极与漏极之间的主动半导体区中所界定的通道中形成，而且源极与漏极之间出现载子流动以产生装置输出电流。

绝缘体上半导体(Semiconductor-on-insulator；SOI)衬底可在CMOS技术中有所助益。与使用主体硅晶圆建置的场效晶体管相比较，绝缘体上半导体衬底允许以显著更高速度操作，同时改善电隔离并减少电损耗。取决于SOI衬底的装置层的厚度，场效晶体管可在部分空乏模式下操作，在此模式下，对栅极电极施加典型的控制电压时，装置层中通道内的空乏层并未完全延展至埋置型氧化物层。

部分空乏SOI场效晶体管可制作有两种类型，即浮动本体SOI场效晶体管(floating-bodt SOI field-effect transistors；FBFET)或本体接触型SOI场效晶体管(body contacted SOI field-effect transistors；BCFET)。FBFET因尺寸较小而保存装置区，但因为没有本体接触而蒙受浮动本体效应。BCFET在操作期间可能不稳定，特别是在RF电路或高速数字电路中操作时，因为临限电压是波动本体电压的函数。BCFET包括可消除本体效应的本体接触。然而，BCFET比FBFET包覆更多芯片面积，与使用FBFET建置的电路相比，使用BCFET建置的电路具有较低密度。

需要改良用于场效晶体管的结构及形成此类结构的方法。

发明内容

在本发明的一具体实施例中，一种结构包括通过半导体衬底中沟槽隔离区所界定的半导体材料本体。该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合。该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区。该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度。

在本发明的一具体实施例中，提供一种方法，其包括形成通过半导体衬底中沟槽隔离区所界定的半导体材料本体。该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合。该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区。该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度。

附图说明

附图为合并于本说明书的一部分并构成该部分，绘示本发明的各项具体实施例，并且连同上述对本发明的一般性说明及下文对具体实施例提供的详细说明，目的是为了阐释本发明的具体实施例。

图1是根据本发明的一具体实施例的衬底的一部分在形成装置结构的制作程序的初始阶段时的俯视图。

图1A是基本上沿着图1所示线条1A-1A取看的截面图。

图1B是基本上沿着图1所示线条1B-1B取看的截面图。