[发明专利]半导体装置及其制造方法

说明书

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供半导体结构，该半导体结构包括：衬底和在该衬底上的半导体鳍片；在该半导体鳍片上形成伪栅极结构；在形成该伪栅极结构后的半导体结构上形成第一电介质层，该第一电介质层露出该伪栅极结构的上表面；去除该伪栅极结构以及该伪栅极结构所覆盖的半导体鳍片的一部分以形成凹槽，其中，该半导体鳍片被该凹槽分成间隔开的第一部分和第二部分；以及在形成该凹槽后的半导体结构上形成第二电介质层，其中该第二电介质层填充该凹槽。本发明的制造方法可以形成非凹陷的凹槽隔离结构。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。

背景技术

FinFET(Fin Field Effect Transistor，鳍式场效应晶体管)能够提供改善的器件性能，或者降低供给电压，并且能够显著减小短沟道效应(short channel effects，简称为SCE)。然而，FinFET器件也需要克服一些问题。

对于NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)和PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)，它们需要形成抬升的源极和漏极。其中，SiGe(硅锗)用于PMOS，SiC(碳化硅)用于NMOS，这可以获得更大的沟道应力，并且减小接触电阻。

但是，在鳍片边缘处形成的作为源极或漏极的外延体是不规则的，这将影响器件性能和均匀性。因此，目前需要形成伪栅极来覆盖鳍片有源区的边缘，从而避免不规则的外延体问题。

图1A是示意性地示出现有技术中一个实施例的半导体装置的横截面图。其中，图1A中示出了鳍片101、鳍片101之间的STI(Shallow Trench Isolation，浅沟槽隔离)105、在鳍片101上的伪栅极102、在STI 105上的伪栅极103、以及在伪栅极的两侧面上的间隔物104。为了减小设计电路的面积，在STI 105上形成单个的伪栅极103，但是这将产生如下问题：伪栅极103两侧面上的间隔物104不能完全覆盖鳍片边缘，如图1A中圆圈处所示，从而导致鳍片边缘处的外延体的形貌不规则，并且影响器件性能。

为了解决上述问题，目前需要如图1B所示的非凹陷(non-recess)的STI 105工艺以用于单个伪栅极的设计，这可以称为SDB(single diffusion break，单扩散截断)工艺。

发明内容

本发明需要解决的一个技术问题是：提供一种半导体装置的制造方法，以形成非凹陷的STI。

根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底和在所述衬底上的半导体鳍片；在所述半导体鳍片上形成伪栅极结构；在形成所述伪栅极结构后的半导体结构上形成第一电介质层，所述第一电介质层露出所述伪栅极结构的上表面；去除所述伪栅极结构以及所述伪栅极结构所覆盖的所述半导体鳍片的一部分以形成凹槽，其中，所述半导体鳍片被所述凹槽分成间隔开的第一部分和第二部分；以及在形成所述凹槽后的半导体结构上形成第二电介质层，其中所述第二电介质层填充所述凹槽。

在一个实施例中，在所述半导体鳍片上形成伪栅极结构的过程中，还在所述半导体鳍片上且分别在所述伪栅极结构两侧形成第一初始栅极结构和第二初始栅极结构，其中，所述第一初始栅极结构和所述第二初始栅极结构分别与所述伪栅极结构间隔开。

在一个实施例中，在形成所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的过程中，还在所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构上形成第一硬掩模层，以及在所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的侧面上的间隔物。