[发明专利]非易失性存储器器件及其读取和拷回方法

说明书

提供了一种非易失性存储器件的读取方法。所述方法包括将从非易失性存储器件的所选择的存储器单元感测到的数据存储到页缓冲器中，通过对感测到的数据执行错误检测以检测错误，如果检测到错误则纠正检测到的错误，使用经纠正的数据重写页缓冲器，并在完成错误解码操作之后通过使用种子来对存储在页缓冲器中的数据进行解随机化。

相关申请的交叉引用

本申请要求于2016年5月12日在韩国知识产权局提交的韩国专利申请No.10-2016-0058397的优先权，其公开内容通过引用并入本文。

技术领域

本文描述的发明构思涉及一种半导体存储器件，更具体地，涉及一种能够提高数据的完整性和读取性能的非易失性存储器件以及其读取和拷回方法。

背景技术

半导体存储器件分为易失性半导体存储器件和非易失性半导体存储器件。易失性半导体存储器件的读取和写入速度相对较快，但是当电源电压中断时存储在其中的数据丢失。然而，非易失性半导体存储器件在电源中断时保持存储在其中的数据。因此，当电源电压不可靠时，可以使用非易失性半导体存储器件来存储数据。

快闪存储器件是非易失性半导体存储器件的示例。闪存器件可以用于存储语音和图像数据。非易失性存储器件可以包括用于执行错误检测和纠正操作的片上纠错电路(ECC)和用于执行随机化操作的片上随机化器。

然而，当非易失性存储器执行错误检测和纠正操作或随机化操作时，读取和写入可能变慢。因此，需要一种即使在非易失性存储器件中执行这些操作也能够提高读取和写入性能的技术。

发明内容

本发明构思的至少一个实施例提供了一种包括片上ECC和片上随机化器的能够提高读取速度和可靠性的非易失性存储器件及其操作方法。

根据本发明构思的示例性实施例的非易失性存储器件的读取方法包括：将从非易失性存储器件的所选择的存储器单元感测到的数据存储到页缓冲器中，通过对感测到的数据执行错误检测来执行错误解码操作，如果检测到错误则纠正检测到的错误，并用经纠正的数据重写页缓冲器，并在错误解码操作完成之后通过使用种子来对存储在页缓冲器中的数据进行解随机化。

根据本发明构思的示例性实施例的非易失性存储器件的拷回方法包括：感测来自非易失性存储器件的源区域的源数据以将感测到的源数据存储到页缓冲器中，通过使用源种子来随机化补充数据，并通过使用随机化的补充数据来更新存储在页缓冲器中的源数据。

根据本发明构思的示例性实施例的非易失性存储器件包括：包括以行和列布置的存储器单元的单元阵列，被配置为将数据写入单元阵列或感测存储在单元阵列中的数据的页缓冲器，被配置为随机化要写入单元阵列的数据，将随机化数据提供给页缓冲器或对从页缓冲器输出的数据进行解随机化的第一电路(例如，加扰块(scramble block))，被配置为相对于感测到的数据执行纠错解码以生成纠错解码数据的第二电路(例如，纠错块)，以及被配置为控制页缓冲器、第一电路和第二电路的控制逻辑。在数据读取操作期间，控制逻辑控制页缓冲器和第一电路，以使得存储在页缓冲器中的数据被第二电路解码，并使得纠错解码的数据被重写到页缓冲器上，并控制第一电路使得当输出重写到页缓冲器上的数据时执行解随机化操作。

根据本发明构思的示例性实施例的非易失性存储器件包括包括至少一个存储器单元的单元阵列、页缓冲器、第一电路，第二电路和控制电路。控制电路被配置为响应于外部写入命令而将写入数据存储到页缓冲器中，使用第一电路对写入数据进行加扰(scramble)以生成加扰数据(scrambled data)，使用第二电路对加扰数据执行纠错编码以生成编码数据，用编码数据重写存储在页缓冲器中的写入数据，并将存储在页缓冲器中的编码数据复制到单元阵列。

附图说明

从以下参照附图的描述中，本发明构思将变得显而易见，其中除非另有说明，否则在各个附图中相同的附图标记表示相同的部件，其中：