[发明专利]一种电流模一位全加器

说明书

技术领域

本发明涉及一种一位全加器，尤其是涉及一种电流模一位全加器。

背景技术

随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。

一位全加器是数字运算最基本的单元，反映一位全加器的电路性能的主要指标是电路面积、延时、功耗和功耗延时积四个因素。现有的电流模一位全加器的电路如图1所示。该电流模一位全加器由25个CMOS管(P1、P2、P3、P4、P5、P6、N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14、N15、N16、N17、N18和N19)和运算放大器F1组成。该电流模一位全加器使用的晶体管数目较多，且串联的CMOS管导致电源至地的栈高度过长，为了使电路能正常工作，保证仿真波形不失真，需要相应提高电路的工作电源或者通过VSC电路调节两个控制电压Vrfn和Vrfp，由此导致电路面积、延时、功耗和功耗延时积均较大。

鉴此，设计一种电路面积、延时、功耗和功耗延时积均较小的电流模一位全加器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种电路面积、延时、功耗和功耗延时积均较小的电流模一位全加器。

本发明解决上述技术问题所采用的技术方案为：一种电流模一位全加器，包括第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管和第十一N型FinFET管，所述的第一P型FinFET管、所述的第二P型FinFET管、所述的第三P型FinFET管和所述的第四P型FinFET管分别为低阈值P型FinFET管，所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第五N型FinFET管、所述的第六N型FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第十N型FinFET管和所述的第十一N型FinFET管分别为低阈值N型FinFET管，所述的第一N型FinFET管、所述的第四N型FinFET管和所述的第九N型FinFET管分别为高阈值N型FinFET管，所述的第一P型FinFET管的源极、所述的第二P型FinFET管的源极、所述的第三P型FinFET管的源极和所述的第四P型FinFET管的源极均接入电源，所述的第一P型FinFET管的前栅、所述的第一P型FinFET管的背栅、所述的第二P型FinFET管的前栅、所述的第二P型FinFET管的背栅、所述的第三P型FinFET管的前栅、所述的第三P型FinFET管的背栅、所述的第四P型FinFET管的前栅和所述的第四P型FinFET管的背栅连接且其连接端为所述的电流模一位全加器的第一控制端，所述的第一P型FinFET管的漏极、所述的第一N型FinFET管的漏极、所述的第三N型FinFET管的前栅、所述的第三N型FinFET管的背栅、所述的第四N型FinFET管的漏极和所述的第六N型FinFET管的漏极连接，所述的第一N型FinFET管的源极和所述的第二N型FinFET管的漏极连接，所述的第二P型FinFET管的漏极和所述的第三N型FinFET管的漏极连接且其连接端为所述的电流模一位全加器的输出端，输出和信号，所述的第四N型FinFET管的源极和所述的第五N型FinFET管的漏极连接，所述的第三P型FinFET管的漏极、所述的第六N型FinFET管的前栅、所述的第六N型FinFET管的背栅、所述的第七N型FinFET管的漏极、所述的第九N型FinFET管的漏极、所述的第十N型FinFET管的前栅和所述的第十N型FinFET管的背栅连接，所述的第七N型FinFET管的源极和所述的第八N型FinFET管的漏极连接，所述的第四P型FinFET管的漏极和所述的第十N型FinFET管的漏极连接且其连接端为所述的电流模一位全加器的高位进位信号输出端，输出高位进位信号，所述的第二N型FinFET管的源极、所述的第三N型FinFET管的源极、所述的第五N型FinFET管的源极、所述的第六N型FinFET管的源极、所述的第八N型FinFET管的源极、所述的第九N型FinFET管的源极、所述的第十N型FinFET管的源极和所述的第十一N型FinFET管的漏极连接，所述的第十一N型FinFET管的源极接地，所述的第一N型FinFET管的前栅、所述的第七N型FinFET管的前栅和所述的第九N型FinFET管的前栅连接且其连接端为所述的电流模一位全加器的第一加数信号输入端，接入第一加数信号，所述的第一N型FinFET管的背栅、所述的第七N型FinFET管的背栅和所述的第九N型FinFET管的背栅连接且其连接端为所述的电流模一位全加器的第二加数信号输入端，接入第二加数信号，所述的第二N型FinFET管的前栅、所述的第二N型FinFET管的背栅、所述的第八N型FinFET管的前栅和所述的第八N型FinFET管的背栅连接且其连接端为所述的电流模一位全加器的低位进位信号输入端，接入低位进位信号，所述的第四N型FinFET管的前栅为所述的电流模一位全加器的第一反相加数信号输入端，接入第一加数信号的反相信号，所述的第四N型FinFET管的背栅为所述的电流模一位全加器的第二反相加数信号输入端，接入第二加数信号的反相信号，所述的第五N型FinFET管的前栅和所述的第五N型FinFET管的背栅连接且其连接端为所述的电流模一位全加器的反相低位进位信号输入端，接入低位进位信号的反相信号，所述的第十一N型FinFET管的前栅和所述的第十一N型FinFET管的背栅连接且其连接端为所述的电流模一位全加器的第二控制端。